2.1 시뮬레이션

그림 1은 손실 탄젠트를 줄이기 위하여 기판의 일정 부분을 제거한 PHMLIN 구조를 보여주고 있다. $w_{ms}$는 PHMLIN의 50 Ω 선폭, $w_{h2}$는 기판에서 공기가 차지하는 폭, $h_{h}$는 공기층의 높이, $h$는 기판의 전체 높이이며 $l_{ms}$는 PHMLIN의 전체 길이이다. 여기서 $w_{h1}$의 구조물은 레진의 물리적 강도를 고려하여 제작 및 측정 시 커넥터 연결부에서 기판 형상을 유지하기 위하여 삽입하였다. 그림 1에 표시된 파라미터 값은 전자파 시뮬레이션으로 최적화되었으며 표 1에 나타내었다.

표 1에 제시된 파라미터 값을 가지는 전송선로의 시뮬레이션 결과를 그림 2에 나타내었다. 그림 2는 $l_{ms}$가 20 mm, 40 mm, 60 mm인 PHMLIN을 시뮬레이션한 결과이며 7 GHz에서 S21은 각각 약 －0.95 dB, －1.92 dB, －2.89 dB의 값을 가지며 S11은 설계 대역에서 －20 dB 이하의 값을 가지도록 설계하였다. PHMLIN의 길이에 따른 S21의 차이를 고려하였을 때 시뮬레이션에서의 단위 길이당 손실은 약 0.48 dB/cm임을 알 수 있다.

2.2 제작 및 측정

광경화성 수지, 레진의 높은 손실 탄젠트를 줄이기 위해 기판 매질의 일부를 공기로 대체했을 때 기판에 의한 손실의 개선 정도를 검증하고자 마이크로스트립 선로(Microstrip Line, MLIN)와 PHMLIN의 제작 및 측정 결과를 비교하였다.

3.1 Title

SIW는 TEm0 모드만 존재하며 기본 전파 모드는 TE10 모드이다⁽⁵⁾. SIW의 차단 주파수 특성 및 전파 모드는 구형 도파관의 식으로부터 도출될 수 있다. 식 (1)은 구형 도파관의 차단 주파수를 나타내며, 기본 전파 모드의 차단 주파수는 식 (2)와 같이 주어진다.

식 (3)은 TE 모드의 임피던스이며, 식 (4)를 이용해 SIW의 임피던스를 알 수 있다. 천이 구조의 테이퍼 선폭은 위의 식들을 통해 결정되었다. 본 논문에서 설계한 PHSIW 구조를 그림 7에 나타내었으며, 이를 이용한 PHMLIN-PHSIW 천이 구조를 그림 8에 나타내었다. 그림 8(a)는 마이크로스트립 선로에서 SIW로 천이되는 구조를 보여준다. $a_{SIW}$ 는 평행한 두 열의 비아 중심 사이의 폭, $w_{eq}$는 SIW의 실효 폭, $d$는 비아의 지름, $p$는 비아 간 간격, $l_{t}$는 테이퍼의 길이, $l_{input}$은 입력부의 PHMLIN의 길이, $w_{t}$는 테이퍼의 폭, $w_{tv}$는 50 Ω 임피던스 정합 개선을 위해 추가한 비아 간의 폭, $h_{a}$는 공기층의 높이다.

그림 8(b)는 테이퍼 선로 밑에 위치한 PHMLIN에서 PHSIW로의 기판 천이 구조를 보여준다. 그림 8(b)의 구조는 $w_{tr}$을 초기 값으로 하여 식 (9)에 의해 폭이 점점 줄어들게끔 설계되었다^(6,7). 천이 구조의 설계 파라미터들은 식 (1)~(8)을 활용하여 초기 값이 정해졌으며⁽⁸⁾, 전자파 시뮬레이션을 통해 최적화된 값을 도출하였다. 최종 설계 파라미터들은 표 2에 나타내었고, 전자파 시뮬레이션 결과를 그림 9에 도시하였다. 7 GHz에서 S21은 약 －0.68 dB와 －0.84 dB의 값을 가지며 S11은 설계 대역에서 －20 dB 이하의 값을 가지도록 하였다. PHSIW의 길이에 따른 S21의 차이를 고려하였을 때 단위 길이당 손실은 약 0.12 dB/cm로 계산되었다.

3.2 제작 및 측정

그림 10은 제작된 PHMLIN-PHSIW 천이 구조를 보여주고 있으며 S 파라미터 측정값을 그림 11에 도시하였다. 그림 11에서 저주파에서의 손실이 고주파보다 더 크게 측정된 원인은 설계 결과와 달리 실제 제작 후의 구조체 길이($l_{SIW}$) 및 폭($w_{eq}$)에서 약간의 오차가 발생하였고 이로 인해 설계된 차단 주파수보다 실제 차단 주파수가 상향되어 측정된 주파수 영역에서 차단 주파수의 영향이 부분적으로 나타났기 때문이다.

측정된 두 개의 샘플들은 7 GHz에서 S21이 각각 －0.92 dB와 －1.11 dB의 값을 가졌으며, S11은 －20 dB 이하의 값을 보였다. PHSIW의 길이에 따른 S21의 차이를 고려하였을 때 측정된 단위 길이당 손실은 약 0.14 dB/cm이며, 이는 측정용 커넥터 손실이 제외된 선로만의 손실이다. 시뮬레이션에 의하면, 입력부의 PHMLIN 구조에 따른 손실은 0.48 dB/cm이고, PHSIW는 0.12 dB/cm의 손실을 가지므로 선로의 총 손실을 감안하면 $l_{t}$에 해당하는 포트 1과 2에 있는 2개 천이 구조의 손실은 0.4 dB로 계산될 수 있다. 측정 결과를 분석하였을 때 입력부의 PHMLIN 구조에 따른 손실은 0.46 dB/cm 이고, PHSIW는 0.14 dB/cm의 손실을 가진다. 또한, 입출력 양단의 천이 구조에서의 손실은 0.4 dB이므로 커넥터 자체 손실 및 연결부의 부정합 손실은 0.22 dB임을 알 수 있다. 이는 2.2절의 계산과 비교할 때 무시할 수 있을 정도로 작은 약 0.02 dB의 차이를 보인다.

3.3 TRL 보정

그림 12는 제작된 TRL(Thru-Reflect-Line) 보정 소자를 보여주고 있으며⁽⁹⁾, Thru와 Line의 위상차는 비아 홀을 볼트로 대체하는 제작공정의 한계를 고려하여 시뮬레이션 기준으로 93.1°의 위상을 갖도록 설계하였다. 그림 13은 SOLT 및 TRL 보정 후 Thru 및 Line의 S 파라미터 측정 결과를 보여준다. SOLT 보정 후 Thru 및 Line의 S21은 7 GHz에서 각각 －0.92 dB, －1.11 dB의 값을 가지며, TRL 보정 후에는 각각 －0.003 dB, －0.263 dB의 값을 가졌다. 또한 Thru와 Line의 S21 위상 차는 92.5°로 SOLT로 보정 했을 때와 약 0.6°의 차이를 보였다. 따라서, 커넥터 손실 및 천이 구조의 효과가 적절히 디임베딩(de-embedding) 되었음을 알 수 있다. TRL 보정을 사용할 경우 Thru의 중간 위치가 측정 기준선이 되어 측정을 위해 불가피하게 사용되는 연결부의 효과를 제거할 수 있어 제안된 선로 구조 및 천이 구조로 제작되는 다양한 구조체들을 측정할 때 매우 효과적이다.

3.4 PHMLIN 및 제안된 천이 구조의 평가

표 3은 본 논문에서 제안한 PHMLIN-PHSIW 천이 구조의 성능을 기존 MLIN-SIW 천이 구조 발표 논문들과 비교한 결과를 보여주고 있다^(10,11). PCB 기판을 사용해 제작한 기존 논문들과 비교하였을 때, 동작 주파수를 감안 하더라도 단위 길이당 손실이 상대적으로 작음을 알 수 있다.

표 4는 PHMLIN-PHSIW 천이 구조를 기존의 3차원 프린터를 이용하여 제작한 MLIN-SIW 천이 구조 발표 논문들과 비교한 결과를 보여주고 있다^(12,13). 참고문헌 ⁽¹²⁾보다 주파수 대역이 높음에도 불구하고 정합 특성이 우수하며 손실 특성이 비슷함을 알 수 있다. 이는 테이퍼 비아로 인한 천이 구조의 개선⁽⁸⁾과 더불어 부분적 빈 공간 구조가 기판에 의한 유전체 손실을 감소시키기 때문이다.

4.1 이론 및 시뮬레이션

그림 14는 1:2 진행파 전력합성기 설계에 사용된 T-접합 전력합성기이며⁽¹⁴⁾, 그림 15는 PHMLIN-PHSIW 천이구조를 기반으로 설계한 1:2 진행파 전력합성기를 나타낸다⁽¹⁵⁾. 그림 15에서 $W_{1}$은 대역폭을 정하는 윈도우(window)의 너비이며, $W_{2}$는 포트 2와 포트 3의 적절한 전력 분배를 위해 정해지는 폭이다. $L_{1}$ 및 $L_{2}$는 포트 1에서 포트 2, 포트 3으로의 진행파 예상 경로의 길이를 각각 표시한 것이다. 표 5는 그림 15의 전력합성기 설계에 필요한 설계 변수이며 제시된 수치는 전자파 시뮬레이션으로 최적화된 값이다. 표 5에서 $n(post)$는 $p_{y}$를 조정하기 위한 비아 홀의 개수, $n(w\in dow)$는 윈도우 폭($W_{1}$)을 조절하기 위한 비아 홀의 개수이다. 포트 2와 포트 3으로 나누어지는 전력분배비 $D_{1}$, $D_{2}$는 식 (10)과 (11)로 표현되며, 그림 15의 $W_{1}$과 $W_{2}$의 값에 의해 결정된다. 식 (10)과 (11)로부터 계산된 값은 dB로 환산된 값이다. 진행파 전력합성기는 식 (10)과 (11)을 이용하여 포트 2와 3으로 동등하게 전력이 분배될 수 있도록 설계되었다.

4.2 제작 및 측정

그림 16은 표 5의 설계 파라미터를 사용하여 제작된 PHSIW 기반의 진행파 전력합성기를 보여주고 있다. 그림 17에 보인 바와 같이, 전력합성기의 시뮬레이션 결과는 7 GHz에서 S21, S31가 각각 –4.33 dB와 -4.39 dB의 값을 가졌으며, S11은 설계 대역 내에서 -20 dB 이하의 값을 가졌다. 입출력부 PHMLIN 손실, 천이 구조의 손실, PHSIW의 선로 $L_{1}$과 $L_{2}$의 손실을 고려하면, 포트 1에서 포트 2로의 삽입 손실은 약 1.03 dB, 포트 1에서 포트 3으로의 삽입 손실은 약 1.48 dB로 산정된다. $W_{1}$의 길이는 19.5 mm, $W_{2}$의 길이는 21 mm이므로 식 (10)과 (11)로부터 포트 2로의 전력 분배 $D_{1}$은 －3.17 dB, 포트 3으로의 전력 분배 $D_{2}$는 －2.85 dB에 해당된다. S21은 포트 1에서 2로의 삽입 손실과 $D_{1}$을 더한 －4.2 dB로 계산될 수 있으며, 이는 전자파 시뮬레이션 결과와 약 0.13 dB 정도의 오차를 가진다. S31은 포트 1에서 3으로의 삽입 손실과 $D_{2}$를 더한 －4.33 dB으로 산술 계산이 되며, 이는 전자파 시뮬레이션 결과와 약 0.06 dB의 오차를 가진다.

그림 17은 제작된 1:2 진행파 전력합성기의 측정 결과를 보여주고 있다. 측정값은 7 GHz에서 S21, S31이 각각 약 －4.8 dB와 －4.6 dB의 값을 가지며, S11은 설계 대역에서 －20 dB 이하를 유지한다. 입·출력부의 PHMLIN 손실, PHMLIN과 PHSIW 사이의 천이 구조 손실 그리고 그림 15의 44.1 mm의 $L_{1}$과 82.1 mm의 $L_{2}$의 손실을 고려하면, 포트 1에서 2로의 삽입 손실은 약 1.11 dB, 포트 1에서 3으로의 삽입 손실은 약 1.64 dB가 된다. $W_{1}$의 길이는 19 mm, $W_{2}$의 길이는 20.3 mm이므로 식 (10)과 (11)를 이용하면 포트 2으로의 전력 분배비 $D_{1}$은 －3.16 dB, 포트 3 방향으로의 전력 분배비 $D_{2}$는 －2.87 dB가 된다. S21은 포트 1에서 2로의 삽입 손실과 $D_{1}$ 그리고 3.2절에서 구한 커넥터 손실을 더해서 －4.47 dB가 되며 이는 측정값과 약 0.33 dB의 오차를 가진다. S31은 포트 1에서 3으로의 삽입 손실과 $D_{2}$, 그리고 커넥터 손실을 더해 －4.71 dB이 되며 측정값과 약 0.11 dB의 오차를 가진다. 따라서, 앞에서 제시된 부분별 측정 결과와 식으로부터 산술적으로 계산되는 전달 특성은 3차원 전자파 시뮬레이션으로 예측된 값 및 실제 측정된 결과와 어느 정도 잘 부합함을 알 수 있다.

표 6은 전자파 시뮬레이션 설계 파라미터 값과 실제 3차원 프린팅으로 제작된 샘플의 파라미터 값을 보여주고 있다. $p_{x}$, $p_{y}$, $W_{1}$, $W_{2}$은 약 0.5~0.7 mm의 오차를 가지며 $L_{1}$, $L_{2}$는 약 2 mm의 오차를 보였다. 이러한 오차는 3차원 프린터로 인쇄된 잉크를 160℃ 이상의 열로 가열하여 경화하는 과정에서 레진 기판이 부분별로 약간 다르게 수축과 팽창이 발생하기 때문이다.

그림 18은 3장에서 제작한 TRL 보정 소자를 이용하여 측정한 결과를 보여주고 있다. TRL 보정 소자를 이용하여 측정하는 경우 커넥터 및 천이 구조의 손실을 손쉽게 디임베딩 할 수 있어 진행파 전력합성기 자체의 전력 분배 비율을 쉽게 측정할 수 있다. 7 GHz에서 시뮬레이션 상으로 S21 및 S31은 각각 －3.70 dB, －3.76 dB이며 S11은 설계 대역에서 －20 dB 이하를 만족하였다. 측정 결과 S21과 S31은 각각 －3.79 dB, －3.71 dB 였으며 S11은 설계 대역보다 약간 좁은 대역에서 －20 dB를 만족하였다.

그림 19는 제작된 1:2 진행파 전력합성기의 삽입 손실 및 전력 결합 효율을 시뮬레이션의 결과와 비교하였다. 7 GHz에서 반사손실이 고려된 시뮬레이션 상 삽입 손실은 약 0.63 dB, 결합 효율은 약 86.6%이며, TRL 보정 소자로 측정된 삽입 손실은 약 0.66 dB, 결합 효율은 약 86.1%였다.

표 7은 본 논문에서 제안한 PHMLIN, PHMLIN-PHSIW 천이 구조, PHSIW를 활용하여 구현한 1:2 진행파 전력합성기의 성능을 다양한 천이 구조를 활용한 진행파 전력합성기의 기존 발표된 성능과 비교하고 있다^(15,16). 참고문헌 ⁽¹⁵⁾와 비교해보면, 제안된 구조는 동작 주파수 대역이 낮음에도 불구하고 기판 유전체의 손실 탄젠트로 인해 손실 특성이 다소 떨어진다. 참고문헌 ⁽¹⁶⁾과 비교하면, 제안된 구조는 주파수 대역이 높음에도 불구하고 정합 특성 및 손실 특성이 우수하고 8% 이상의 전력 결합 효율 차이를 보임을 알 수 있다. 이는 사용된 구조가 부분적 빈 공간 구조를 활용함으로써 유전체 자체의 손실 효과를 저감시켰고, 천이 구조의 정합 특성을 개선하기 위한 구조를 활용하였기 때문이다.