1. 서 론

고속 철도에 대한 활발한 연구 및 개발 노력에 따라 국내의 고속 철도 기술은 안정적인 자체 개발 및 공급이 가능해졌고, 미래의 육상 교통 및 운송 수단으로써 자리매김하기 위하여 다양한 분야에서 지속적인 연구가 필요하다. 고속 철도의 추가적인 고속화를 위하여 추진 및 견인 시스템의 대용량화 및 소형화가 요구되고 있으며, 이를 위하여 기존의 Silicon (Si) 반도체 기반의 IGBT 소자는 Silicon-Carbide (SiC)와 같은 Wide- Band-Gap (WBG) 소자로 대체되고 있다. ⁽¹⁾ 따라서, 낮은 주파수로 동작함에 따라 전력밀도가 낮은 인버터 및 컨버터를 SiC FET를 적용함으로써 고주파 구동을 통한 전력밀도를 향상이 가능하다. 또한, 지구 온난화 방지 및 탄소 중립에 대처하기 위한 철도 차량의 효율 향상이 가능하게 된다. SiC 반도체 소자는 Si 반도체에 비하여 Energy Band-Gap이 크며, 높은 전계 (Electric Field)를 견딜 수 있으므로 고전압화에 용이하며, 채널 내 전자의 이동 속도가 빨라 스위칭 특성이 우수하다. ⁽²⁾ 특히, WBG 반도체의 일종인 Gallium-Nitride (GaN)에 비하여 내열 특성이 월등히 우수하여, 대용량 전력변환 회로의 적용에 유리하다. 현재 SiC FET는 1200V/1700V의 정격 전압을 갖는 Discrete 및 Module 부품이 주류를 이루고 있으므로, 고전압 사양을 갖는 철도 차량의 전력 시스템에 적용되는 IGBT 소자를 모두 대체하기는 어려운 실정이며, 향후 SiC FET의 추가적인 고전압화가 필요하며, Three-Level 타입의 인버터 및 컨버터 토폴로지를 적용함으로써, SiC FET의 정격 전압에 대한 한계를 극복할 수 있다.

그림 1 LLC 공진형 컨버터의 회로도

Fig. 1 Circuit Diagram of LLC Resonant Converter

SiC FET를 사용하는 DC/DC　컨버터의 경우, 전력밀도의 극대화를 위하여 100kHz 이상의 고주파 구동이 필요하며, SiC FET의 빠른 스위칭 특성에도 불구하고, SiC FET 내부의 기생 출력 커패시터 (Coss)는 고주파 구동에 따른 막대한 전력 손실을 유발하게 된다. 따라서, DC/DC 컨버터의 전력변환 토폴로지는 영전압 스위칭 (Zero-Voltage- Switching, ZVS)이 가능한 LLC 공진형 컨버터 (LLC Resonant Converter) ⁽³⁾ 및 위상-천이 풀-브리지 컨버터 (Phase-Shift Full-Bridge Converter) ⁽⁴⁾ 가 주로 적용된다. 특히, 그림 1의 LLC 공진형 컨버터는 전력 반도체 소자의 낮은 전압 스트레스, 1차측 스위칭 반도체 소자의 영전압 스위칭, 2차측 정류 다이오드의 영전류 스위칭 ((Zero-Current- Switching, ZCS) 등의 전력 변환 컨버터로서의 이상적인 장점들을 가지므로, 최근 철도 차량에 많이 적용되고 있다. ⁽⁵⁾

한편, LLC 공진형 컨버터의 영전압 스위칭 전류는 출력 부하의 변동에 상관없이 충분히 크므로, 우수한 영전압 스위칭 특성을 갖게 된다. 그러나, 이러한 충분한 영전압 스위칭 전류는 최근 Si 및 SiC 반도체 소자의 작은 Coss를 빠르게 충/방전하게 되므로, LLC 공진형 컨버터의 1차측 스위치의 Drain-Source (D-S) 전압의 높은 변화율 (dv/dt)를 유도하게 되며, 회로 결선 및 반도체 소자의 자체 기생 인덕턴스의 공진 현상에 따르는 스위칭 노이즈의 증가 및 1차측 스위치 D-S 간의 높은 전압 스트레스를 야기하게 된다.

따라서, 본 논문에서는 LLC 공진형 컨버터를 비롯한 영전압 스위칭이 가능한 DC/DC 컨버터의 대용량 SiC FET 적용에 관하여 스위칭 노이즈 저감 및 1차측 스위치의 D-S간 전압 스트레스 저감을 위한 대용량 SiC FET와 소용량 Si FET의 병렬 연결 구성을 제안한다. SiC FET와 Si FET 각각의 D-S 전압에 따른 Coss 특성을 비교 분석하고, 스위칭 구간의 이론적 등가 회로를 통한 수학적 해석으로 1차측 스위치의 D-S간 전압 스트레스 저감 효과를 분석한 후 시뮬레이션 결과로써 검증하도록 한다.

2. SiC FET의 단일 적용 시 전압 스트레스

표 1에 나타낸 철도 차량의 보조 배터리 충전용 DC/DC 컨버터의 입/출력 사양 및 그에 따라 설계된 10kW급 LLC 공진형 컨버터의 주요 소자값으로부터 최대 입력 전압인 700V 입력 시 그림 2와 같은 PSIM 시뮬레이션 결과를 얻을 수 있다. 1차측 스위치의 Gate-Source (G-S) 신호에 따라, 각 Low-side 스위치의 D-S 전압에 해당하는 vx 및 vy가 0V와 700V 사이를 교번으로 변화하며, 이에 따라 Below Resonance의 공진 인덕터 전류 및 자화 전류가 정상적으로 형성되고, 2차측 정류 다이오드의 낮은 전압 스트레스를 확인할 수 있다. 그리나, 이상적으로 1차측 스위치 턴-오프 시 D-S간 전압이 700V로 클램핑되어야 하지만, 회로 결선 및 반도체 소자의 자체 기생 인덕턴스의 공진 현상에 따르는 스위칭 노이즈의 증가 및 1차측 스위치 D-S 간의 높은 전압 스트레스가 관찰된다. 그림 3에 나타낸 vx의 확대 파형에서 Ringing과 함께 758V의 전압 스트레스를 확인할 수 있으며, 900V의 정격 전압을 갖는 SiC FET를 적용할 경우 권장되는 20%의 전압 마진을 확보할 수 없다. 따라서, 1200V의 SiC FET를 사용해야 하며, 스위칭 및 도통 손실 증가뿐만 아니라 가격경쟁력이 악화된다.

그림 2 SiC FET 적용 시의 주요 파형

Fig. 2 Key waveforms with SiC FET

그림 3 SiC FET 적용 시의 vx 확대 파형

Fig. 3 Zoomed vx waveform with SiC FET

3. SiC FET와 Si FET의 D-S 전압에 따른 Coss 특성

일반적으로, 스위칭 반도체 소자의 D-S 간 (또는 Collector- Emitter 간) 전압 변화에 따라 D-S 간의 기생 커패시턴스 (Coss)가 변화하게 된다. 그림 4에 나타낸 바와 같이, 65mΩ의 온-저항 (Rds(on))을 갖는 Cree사의 SiC FET, C3M0065090D는 D-S간 전압이 0V인 경우 1.5nF이며, 전압이 증가함에 따라 감소하여 700V인 경우에는 70pF이 된다.

그림 4 SiC 및 FET의 D-S간 전압에 따른 Coss 특성

Fig. 4 Coss characteristics of SiC and Si FETs according to D-S voltage

그림 5 LLC 공진형 컨버터에서의 D-S 전압에 따른 Co,eq

Fig. 5 Co,eq of LLC resonant converter according to D-S voltage

반면, 330mΩ의 상대적으로 매우 큰 온-저항을 갖는 STMicroelec tronics사의 Si FET, STW20N95DK5는 D-S간 전압이 0V인 경우 13.7nF의 매우 큰 Coss를 보이며, 마찬가지로 전압이 증가함에 따라 감소하여 700V인 경우에는 45pF까지 낮아진다. 즉, SiC FET와 Si FET 모두 D-S 전압에 따른 반비례하는 Coss 값을 가지지만, Si FET는 SiC FET에 비하여 더욱 비선형적인 Coss 변화 특성을 갖는다.

LLC 공진형 컨버터 및 위상-천이 풀-브리지 컨버터와 같이 1차측 스위치가 위-아래로 연결된 구조, 즉 Low-side와 High-side 스위치로 구성된 토폴로지의 경우, 영전압 스위칭 동작 시 각각의 Coss가 병렬로 연결된 것과 같으며, 하나의 Coss가 방전되면 다른 하나의 Coss는 충전된다. 따라서, 영전압 스위칭에 대한 등가 Coss는 Co,eq로 정의하고, 식 (1)과 같이 구할 수 있다.

SiC FET, C3M0065090D를 LLC 공진형 컨버터에 적용할 경우 영전압 스위칭에 대한 Co,eq는 그림 5(a)의 파란색 그래프와 같이 D-S 간 전압이 0V 및 700V에서 가장 큰 1.57nF이며, 350V에서 가장 작은 163pF이 된다. 따라서, 영전압 스위칭이 시작되는 시점과 완료되는 시점에서의 Co,eq가 증가함에 따라 충/방전에 의한 D-S 전압의 변화율을 낮출 수 있다. 특히, Si FET, STW20N95DK5를 추가하여 SiC FET와 병렬로 사용할 경우에는 영전압 스위칭에 대한 Co,eq는 그림 5(b)의 파란색 그래프와 같이 D-S 간 전압이 0V 및 700V에서 가장 큰 15.3nF이며, 350V에서 가장 작은 270pF이 된다. 따라서, 영전압 스위칭이 시작되는 시점과 완료되는 시점에서의 Co,eq가 급격하게 증가함으로써 더욱 우수한 D-S 전압 변화율의 저감 효과를 기대할 수 있다.

4. 등가회로를 통한 전압 스트레스 분석

LLC 공진형 컨버터의 1차측 스위치로써, SiC FET를 사용하는 경우와 Si FET를 추가하여 SiC FET와 병렬로 사용할 경우에 대한 스위칭 노이즈 및 전압 스트레스 저감 효과를 분석하기 위하여 그림 6의 등가회로를 도출하였다. 1차측 스위치 QPX에 해당하는 각 Coss는 CPX로, 회로 결선 및 자체 기생 인덕턴스는 LPX로 나타내었다. 먼저, 스위치 QP1 및 QP2가 켜져 있다가 동시에 꺼지는 순간, 그림 6(a)의 등가회로와 같이, QP1 및 QP2가 0V부터 700V까지 충전되고, QP3 및 QP4가 700V부터 0V까지 방전된다. 이때, 변압기를 통하여 출력으로 전력 전달이 이루어지지 않으므로, 자화 인덕턴스 LM만 남고, LR과 및 LPX들과 함께 공진하며, 스위치의 Coss들을 충/방전하게 된다. 이후, QP1 및 QP2가 0V부터 700V까지 충전된 후, QP3 및 QP4는 영전압 스위칭 조건을 달성하게 되고, 출력으로 전력이 전달되므로, 그림 6(b)와 같이, 출력 전압이 투영된 nVout으로 바뀌게 된다. 따라서, LR과 및 LPX들만이 QP1 및 QP2의 Coss를 700V부터 이상으로 추가 충전 및 고주파 공진을 하게 된다. 영전압 스위칭을 통한 vx와 vy 전압 변화는 대칭적이라고 가정할 수 있으며, vy=Vin-vx가 된다. iLR=iP1-iP3이며, LPX=LP라고 가정하고, 각 등가회로에 대하여 상태방정식을 식 (2), (3)과 식 (4), (5)와 같이 유도할 수 있다.

그림 6 LLC 공진형 컨버터의 스위칭 구간 내의 등가회로

Fig. 6 Equivalent circuit of LLC resonant converter during switching transition

상기 상태방정식을 수치해석법으로 분석 후, 그래프로 나타내면 그림 7과 같다. LLC 공진형 컨버터의 1차측 스위치로써 SiC FET만을 적용하게 되면 빠른 전압 변화에 따라 900V 정격에 대한 20% 마진에 해당하는 720V를 초과한 758V까지 상승하게 된다. 반면, 스위칭에 의한 전압 변화를 늦추기 위하여 고전압의 커패시터를 추가할 수 있으며, 1000V 정격의 1nF을 추가할 경우 최대 전압을 719V까지 낮출 수 있다. 그러나, 영전압 스위칭에 필요한 시간을 200nsec로 증가시킴으로써, 전력 전달의 효율성을 떨어뜨릴 수 있다. 앞서 언급한 바와 같이, 950V의 추가 Si FET를 SiC FET에 병렬로 연결하여 사용할 경우, 0V와 700V 부근에서 Coss 값이 급격하게 커짐으로 인하여 영전압 스위칭에 의한 전압 변화가 완만해짐으로써, 719V까지만 상승함으로써 900V의 SiC FET를 신뢰성있게 사용할 수 있다.

5. 시뮬레이션을 통한 검증

LLC 공진형 컨버터를 위한 SiC FET와 Si FET의 병렬 연결 적용 시의 스위칭 노이즈 및 1차측 스위치의 D-S간 전압 스트레스 저감 효과를 검증하기 위하여 그림 8과 같은 회로를 적용하였다. 특히, SiC FET와 병렬로 연결된 Si FET는 G-S 양 단을 단락시킴으로써, D-S 간의 순시 전압에 가변되는 커페서터로만 활용하였으며, 필요 시 G-S 신호를 인가해줌에 따라 전력 전달에도 기여할 수 있다.

그림 8 SiC와 Si FET를 혼용하는 LLC 공진형 컨버터

Fig. 8 LLC resonant converter using SiC and Si FETs

표 1의 사양을 바탕으로 PSIM Simulation을 수행하였고, 주요 파형을 그림 9에 나타내었다. 그림 9(a)에는 1차측 스위치의 G-S 신호에 따라, vx 및 vy가 0V와 700V 사이를 교번으로 변화하며, Below Resonance의 공진 인덕터 전류 및 자화 전류가 정상적으로 형성되고, 2차측 정류 다이오드의 낮은 전압 스트레스를 확인할 수 있다. 1차측 스위치 D-S간 전압이 700V로 클램핑되지 않지만, 기존 SiC FET 단일 적용의 경우에 비하여 스위칭 노이즈와 전압 스트레스가 저감된 것을 확인 할 수 있다. 그림 9(b)에 나타낸 vx의 확대 파형에서도저감된 Ringing뿐만 아니라 719V의 낮은 전압 스트레스를 확인할 수 있다.

6. 결 론

본 논문에서는 LLC 공진형 컨버터를 비롯한 영전압 스위칭이 가능한 DC/DC 컨버터의 대용량 SiC FET 적용 시 회로 결선 및 반도체 소자의 자체 기생 인덕턴스의 공진 현상에 따르는 스위칭 노이즈와 1차측 스위치의 D-S간 전압 스트레스를 저감하기 위하여 대용량 SiC FET와 소용량 Si FET의 병렬 연결 구성을 제안한다. SiC FET와 Si FET 각각의 D-S 전압에 따른 비선형적인 Coss 특성에 대한 비교 분석을 바탕으로, 스위칭 구간의 이론적 등가 회로를 도출한 후 수학적 해석으로 1차측 스위치의 D-S간 전압 스트레스 저감 효과를 분석하였다. 최종적으로, PSIM 시뮬레이션 수행 결과로써, 스위칭 노이즈 및 1차측 스위치의 D-S간 전압 스트레스 저감 효과를 검증하였다. 본 논문에서는 철도 차량의 다양한 전력 시스템에 적용되기에는 다소 낮은 900V의 SiC FET와 950V의 Si FET를 기반으로 분석 및 검증하였으나, 1200V의 SiC와 Si FET, 나아가 1700V까지 확장 가능하므로, 대전력 및 고전압을 필요로 하는 철도 차량의 전력 시스템에 적용할 수 있을 것이다.