1. 서 론

초고주파 대역 마이크로스트립 전송선로에 임의의 주기구조(periodic structures)나 섭동구조(perturbation structures)를 결합시키면 저역통과 특성을 갖는다는 사실이 잘 알려져 있다 ^[1]. 이는 결합된 주기구조나 섭동구조가 등가적으로 기생 인덕턴스나 커패시턴스 성분이 부가되어 있기 때문이다. 종래에 널리 사용된 마이크로파 전송선로용 주기구조 가운데 하나인 결함접지구조(defected ground structure, DGS)는 단위소자에 대한 정의가 비교적 간단하고, 등가회로 모델링이 가능하다는 장점이 있어 마이크로파 여파기, 전력분배기, 커플러 등 다양한 회로 응용에서 많이 사용되었다^[2]-[8]. 그러나 DGS는 유전체 기판의 바닥 접지면에 결함구조가 식각되어야 하므로, 실제 응용에서는 신호의 누설 및 금속 하우징과의 체결 문제와 같은 단점을 가지고 있었다.

이러한 문제를 해결하기 위하여 결함 마이크로스트립 구조(defected microstrip structure, DMS)가 제안되고 이에 관한 연구내용이 일부 발표된 바가 있다^[9]-[11]. DMS는 마이크로스트립 선로의 바닥 접지면 대신 윗쪽 패턴면에 어떤 기하학적 결함 구조를 식각해 넣기 때문에, DGS에서 지적된 단점이 전혀 없다. 따라서 마이크로파 회로의 설계, 제작, 회로의 소형화 및 금속 하우징 내부 실장 등에 있어서 강점을 가져 몇 가지 마이크로파 회로나 안테나 응용에 시도된 적이 있다^[12]-[13].

본 논문에서는 대칭 T-형 DMS 단위소자를 제안하고, 다양한 크기의 DMS에 대한 등가회로를 구한다. 이 결과로부터 DMS 소자의 크기와 등가의 인덕턴스 및 커패시턴스의 관계를 곡선맞춤(curve-fitting)을 통해 정립하여 수식으로 도출한다. 이를 이용하여 LPF의 설계에 필요한 인덕턴스 및 커패시턴스에 해당하는 DMS 패턴의 정확한 크기를 결정한다. 최종적으로 정확한 치수의 DMS를 이용하여 원하는 차단주파수와 통과특성을 갖는 마이크로파 저역통과여파기(low pass filter, LPF)를 설계한다.

본 논문에서 제시하는 설계 방식의 타당성을 보이기 위한 예로써 9단 LPF를 DMS로 설계하고(이하 DMS LPF), 그 특성을 측정하여 예측된 결과와 비교한다. 또한 종래에 알려진 일반적인 설계 방법에 의한 9단 LPF와도 비교한다. 설계한 DMS LPF는 종래의 방법으로 설계한 LPF보다 통과특성과 차단대역에서의 감쇄특성이 더 우수하며, 회로의 크기도 17% 가량 더 작다. 또한 별도의 추가적 튜닝 과정 없이, 예측된 성능과 매우 잘 일치하는 우수한 측정결과를 보여준다.

2. DMS 패턴의 등가회로

그림 1(a)는 본 논문에서 제안하는 대칭 T-형 DMS 패턴과 이에 대한 전자기적 시뮬레이션 (electromagnetic (EM) simulation) 결과를 S-파라미터를 통해 보여준다. 본 논문에서 사용한 패턴이 아닌 임의의 기하학적 패턴도 사용가능하나, 본 논문에서는 LPF 설계시 등가의 인덕턴스(L)와 커패시턴스(C)가 충분히 존재해야 하므로 대칭 T-형 패턴으로 설정하였다. DMS 패턴의 외곽선과 패턴 사이 간격에서 각각 등가의 인덕턴스와 커패시턴스가 주로 발생한다. 따라서, DMS 패턴은 L과 C가 병렬로 연결된 형태의 등가회로를 갖게 되며, 이로 인해 어느 특정 주파수에서 공진특성을 갖는다. 즉, DMS 패턴이 있는 마이크로스트립 전송선로는 부가적인 등가의 L,C 때문에 단순한 광대역 전달특성을 갖는 대신에 특정 주파수에서 차단 특성을 보인다.

그림 1(b)에 보인 특성은 EM 시뮬레이터인 HFSS(high frequency structure simulator)로 얻은 S-파라미터이다. 공진주파수($f_{0}$, 10.02GHz)와 차단주파수($f_{c,\: 3d B}$, 5.55GHz)가 전형적인 L-C 병렬 공진회로의 특성을 보이므로, 이것을 원형(prototype) 1단 LPF로 대체할 수 있다.

그림 1. 대칭 T-형 DMS 패턴을 지니는 마이크로스트립 전송선로와 EM 시뮬레이션에 의한 S-파라미터 (a)DMS 패턴(εr=2.2, 기판 두께=0.787㎜, W=2.44㎜, D=10㎜, S=0.3㎜, H=0.4㎜, G=0.5㎜) (b)EM 시뮬레이션에 의한 S-파라미터

Fig. 1. Microstrip line having a symmetrical T-shaped DMS pattern and S-parameters by EM simulation (a)DMS patten(εr=2.2, substrate thickness=0.787㎜, W=2.44㎜, D=10㎜, S=0.3㎜, H=0.4㎜, G=0.5㎜) (b)S-parameters by EM simulation

그림 2. (a) 원형 1단 저역통과여파기 회로도 (b) DMS L-C 병렬 등가회로

Fig. 2. (a) Prototype 1-pole low pass filter (b) L-C parallel equivalent circuit of DMS

그림 2는 원형 1단 LPF 회로와 DMS 패턴의 L-C 병렬 등가회로이다. 정규화된 차단주파수와 공진주파수에서 두 회로의 리액턴스(XL, XLC)가 동일한 값을 가져야 하므로, 식 (1) - 식 (3)을 활용해 DMS 패턴의 등가 인덕턴스 및 커패시턴스의 추출이 가능하다. $\omega'(=1)$, $g_{1}(=2)$, $Z_{0}(=50\omega)$는 각각 정규화된 차단주파수, 1단 원형 LPF의 소자값, 단자 임피던스값이고, 공진주파수는 $\omega_{0}=\sqrt{L_{k1}C_{k1}}$이다. 그림 1(b)에서 보인 차단주파수 (=5.55㎓)와 공진주파수 (=10.02㎓)를 이용하여 등가 인덕턴스와 커패시턴스의 값을 계산하면 $L_{k1}$, $C_{k1}$은 각각 1.98nH, 0.128㎊이다.

그림 3은 식 (1) - 식 (3)을 통해 추출한 등가 인덕턴스와 커패시턴스를 이용하여 마이크로파 회로 설계 툴인 ADS (advanced design system)에서 구한 S-파라미터 특성($[S]_{Cir}$)과 그림 1(b)의 S-파라미터 특성($[S]_{EM}$)을 비교한 것이다. 두 S-파라미터 특성이 잘 일치하므로 DMS 패턴에 대한 등가회로 추출이 잘 이루어졌음을 알 수 있다.

그림 3. 등가회로 시뮬레이션과 EM 시뮬레이션으로 구한 두 S-파라미터의 비교

Fig. 3. Comparison of S-parameters between equivalent circuit simulation and EM simulation

3. DMS 등가 소자값과 곡선맞춤

그림 2에 보인 원형 LPF의 인덕터를 DMS 패턴으로 대체하기 위해서는 먼저 DMS 패턴에 가져야 하는 등가 인덕턴스와 커패시턴스를 정확하게 계산해야 한다. DMS 패턴의 등가 인덕턴스는 주로 결함 패턴면의 외곽 길이에서 발생하고, 등가 커패시턴스는 패턴들 사이의 커플링(coupling)이나 프린징 필드(fringing filed)에서 발생한다. 따라서 그림 1(a)의 패턴에서 W, S, G, H의 치수를 고정한 상태에서 DMS의 길이를 가변하면, 이 때의 S-파라미터로부터 패턴 길이에 따른 등가의 인덕턴스와 커패시턴스의 관계를 알 수 있다. W, S, G, H의 모든 치수가 등가회로에 미세하나마 영향을 미치지만, 본 연구에서는 설계를 간단하게 하기 위하여 이 치수들을 고정하고 패턴의 길이(D)만 변화시켰다. 그러면 길이변화에 따라 가변하는 차단주파수와 공진주파수로부터, 식 (1) - 식 (3)을 이용하여, DMS 패턴 크기에 따른 등가의 인덕던스(L)와 커패시턴스(C)의 관계를 구할 수 있다.

그림 1(a)의 패턴에서 W, S, G, H를 각각 2.44㎜, 0.3㎜, 0.5㎜, 0.4㎜로 고정하고 DMS 패턴의 크기(D)를 5㎜ ~ 30㎜로 변화시키면서 DMS의 등가회로 소자값들을 추출하여 이를 그림 4에 마커로 표시하였다. 마커로 표시한 점들을 보면, DMS의 길이와 추출된 등가 인덕턴스 및 커패시턴스가 거의 1차 직선에 가까운 선형성의 관계임을 알 수 있다. 그림 4에 제시한 등가 인덕턴스와 커패시턴스 그래프를 분석한 결과, DMS 패턴이 1㎜씩 증가할 때마다 인덕턴스는 평균 14.74%씩 증가하였고, 커패시턴스는 8.07%씩 증가하였다. 따라서 DMS의 길이 변화에 따른 등가회로 소자값의 변화는 인덕턴스가 커패시턴스보다 더 우세하다고 할 수 있다.

그림 4. DMS 패턴의 길이 (D)에 따른 등가 회로 소자값 (a)등가 인덕턴스 (b)등가 커패시턴스 (εr=2.2, 기판 두께=0.787㎜, W=2.44㎜, S=0.3㎜, G=0.5㎜, H=0.4㎜)

Fig. 4. Equivalent inductance and capacitance versus the length (D) of the DMS pattern (a)equivalent inductance (b)equivalent capacitance (εr=2.2, substrate thickness=0.787㎜, W=2.44㎜, S=0.3㎜, G=0.5㎜, H=0.4㎜)

상기 결과를 이용하여 등가회로 소자값에 대한 1차 함수식을 생성할 수 있다. 생성된 함수 그래프를 그려서 그림 4에 함께 표시하였다. 마커로 표시한 등가 인덕턴스 및 커패시턴스와 함수식으로 그린 직선이 거의 일치하고 있다. 따라서 LPF 설계에 필요한 임의의 인덕턴스와 커패시턴스에 해당하는 DMS 패턴의 크기를 함수식으로 결정할 수 있다. 이것은 DMS 패턴이 보여주는 등가의 인덕턴스나 커패시턴스로 LPF 설계에 필요한 회로 소자값들을 거의 정확하게 구현할 수 있다는 의미이다. 따라서 함수맞춤 또는 곡선맞춤(curve-fitting) 방법으로 DMS 패턴에 필요한 임의의 크기(D)를 정확하게 결정할 수 있다. 그림 4에 보인 등가의 인덕턴스와 커패시턴스에 대한 함수식을 식 (4)와 식 (5)로 정리하였다. 본 연구에서는 이를 이용하여 9단 DMS LPF 설계를 진행하였다.

4. DMS를 이용한 9단 저역통과여파기의 설계

4.1 9단 LPF 기본 회로

그림 5는 9단 LPF 원형(prototype) 회로도이다. 이때, $g_{i}(i=0,\: 1,\: 2,\: \cdots ,\: 8,\: 9,\: 10)$는 정규화된 (normalized) LPF의 소자값들이고, $ω_{c}$는 차단주파수(cutoff frequency)이며, $Z_{o}$는 단자 임피던스 50Ω이다. 설계의 초기단계에서는 일반적인 여파기 설계이론에 의거하여 주파수 스케일링을 수행하여 원형 LPF를 집중소자형으로 여파기로 변환한다. 식 (6)과 식 (7)은 원형 LPF를 집중소자형 LPF로 변환하는 과정에서 원형 회로의 인덕턴스와 커패시턴스를 계산하는 수식이다^[14].

(6)

$L_{i}=\dfrac{g_{i}Z_{0}}{\omega_{c}}(i=1,\: 3,\: 5,\: 7,\: 9)$

(7)

$C_{i}=\dfrac{g_{i}}{\omega_{c}Z_{0}}(i=2,\: 4,\: 6,\: 8)$

(8)

$\dfrac{1}{\omega_{c}L_{i}}=-\left(\omega_{c}C_{ki}-\dfrac{1}{\omega_{c}L_{ki}}\right)(i=1,\: 3,\: 5,\: 7,\: 9)$

(9)

$\omega_{c}= -\dfrac{L_{ki}\omega_{0}^{2}}{2g_{i}Z_{0}}+\sqrt{\dfrac{\omega_{0}^{4}}{4}\left(\dfrac{L_{ki}}{g_{i}Z_{0}}\right)^{2}+\omega_{0}^{2}}$

그림 5의 LPF에서 인덕터를 그림 1(a)에 보인 DMS로 대체하려면, 식 (8)처럼 원형 LPF내의 인덕터와 DMS의 L-C 등가회로가 차단주파수($ω_{c}$)에서 동일한 리액턴스를 가져야 한다. 그림 1(b)로부터 1.98nH, 0.128㎊의 등가회로를 얻었으므로 식 (6)~(8)을 사용하여 식 (9)에 보인 차단주파수를 계산하면 2.98㎓를 얻는다^[8]. 이어서 식 (6)과 식 (7)을 이용하여 임피던스 및 주파수 스케일링된 인덕턴스와 커패시턴스 값을 계산할 수 있다. 해당 결과를 토대로 차단주파수 3㎓에서 리플이 0.01㏈인 9단 체비셰프 LPF에 필요한 소자값들을 표 1에 정리하였다.

그림 5. 9단 원형 저역통과여파기 회로도

Fig. 5. 9-pole prototype low pass filter circuit

표 1 0.01㏈ 리플을 갖는 9단 체비셰프 LPF 소자값(fc=3㎓)

Table 1 Elements for 9-pole chebyshev low-pass filter with 0.01㏈ ripple (fc=3㎓)

Prototype elements	Element values	Scaled elements	Final element values
$g_{0}$	1	$Z_{0}$	50 [Ω]
$g_{1}$	0.814	$L_{1}$	2.17 [nH]
$g_{2}$	1.427	$C_{2}$	1.52 [㎊]
$g_{3}$	1.804	$L_{3}$	4.82 [nH]
$g_{4}$	1.713	$C_{4}$	1.83 [㎊]
$g_{5}$	1.906	$L_{5}$	5.09 [nH]
$g_{6}$	1.713	$C_{6}$	1.83 [㎊]
$g_{7}$	1.804	$L_{7}$	4.82 [nH]
$g_{8}$	1.427	$C_{8}$	1.52 [㎊]
$g_{9}$	0.814	$L_{9}$	2.17 [nH]
$g_{10}$	1	$Z_{0}$	50 [Ω]

그림 6. DMS 병렬 공진기를 포함한 9단 저역통과여파기

Fig. 6. 9-pole low pass filter with DMS parallel resonator

표 1에서 5개의 인덕터 $L_{i}(i= 1,\: 3,\: 5,\: 7,\: 9)$를 DMS 패턴의 L-C 등가회로로 대체하면 그림 6과 같은 LPF 회로가 된다. 홀수 차수의 LPF는 좌우 대칭 구조를 가지므로 $L_{1}$과 $L_{9}$, 그리고 $L_{3}$과 $L_{7}$이 서로 같은 값을 갖기 때문에 각각 동일한 DMS 패턴 공진기로 대체된다. 또한, $C_{2}$과 $C_{8}$, 그리고 $C_{4}$와 $C_{6}$이 동일한 값이므로 실제 회로 구현과정에서 각각 같은 크기의 개방 스터브로 구현된다.

4.2 9단 DMS LPF의 설계

그림 7은 설계하고자 하는 9단 DMS LPF의 예상 레이아웃이다. 그림 5에 보인 인덕터 또는 그림 6에 보인 L-C 병렬 공진기들을 구현하기 위해 세 가지 크기의 DMS 패턴(DMS1, DMS2, DMS3)이 필요하다. 각각의 등가회로에 대한 관계는 식 (8)에 나타나 있다. 표 1을 통해 인덕턴스 값들을 이미 알고 있으므로 $L_{ki}-C_{ki}(i=1,\: 3,\: 5,\: 7,\: 9)$에 해당하는 DMS 패턴의 크기를 결정하기 위해 그림 4를 통해 설명한 그래프와 곡선맞춤 수식을 이용한다. 이때 커패시턴스의 경우 인덕턴스에 비해 크기 변화가 심하지 않으므로 식 (8)에서 $C_{ki}$를 $C_{k1}$으로 가정하고 수식을 단순화시킨다. 이 경우 $L_{ki}$만 미지수로 남게 되므로 등가 인덕턴스의 추출이 가능해진다. 식 (4) - 식 (9)를 통해 필요한 $L_{ki}$의 값에 해당하는 DMS 패턴의 정확한 크기를 구할 수 있다. 표 2는 LPF의 다섯 인덕터를 DMS의 등가 L-C 공진기로 변환하였을 때 소자값과 DMS 패턴의 크기(D)를 정리한 것이다.

그림 7. 9단 DMS LPF의 예상 레이아웃 (W1=62.04㎜ W2=9.12㎜)

Fig. 7. Expected layout of the 9-pole DMS LPF (W1=62.04㎜, W2=9.12㎜)

표 2 원형 LPF의 인덕터에 해당하는 DMS 패턴의 크기와 등가 회로 소자값

Table 2 Size and equivalent elements of DMS patterns corresponding to the inductors of the 9-pole prototype LPF

Prototype elements	Equivalent elements	Element values	DMS size (D)(㎜)
$L_{1}$	$L_{k1}-C_{k1}$	1.98[nH]-0.128[㎊]	10
$L_{3}$	$L_{k3}-C_{k1}$	3.96[nH]-0.128[㎊]	19.83
$L_{5}$	$L_{k5}-C_{k1}$	4.14[nH]-0.128[㎊]	20.75
$L_{7}$	$L_{k7}-C_{k1}$	3.96[nH]-0.128[㎊]	19.83
$L_{9}$	$L_{k9}-C_{k1}$	1.98[nH]-0.128[㎊]	10

저역통과여파기의 설계를 완성하기 위해 네 개의 션트 커패시터를 구현해야 한다. 이를 위하여 본 논문에서는 널리 사용되는 개방 스터브를 이용하였다. 식 (10)과 식 (11)은 어느 특정 주파수(ωc)에서 특성 임피던스가 Zo이고 길이가 l인 전송선로의 등가 커패시턴스(Cs)와 부가적으로 발생하는 기생 인덕턴스(Ls)를 표현한 식이다. 제안하는 9단 LPF의 설계를 위해 식 (10)으로 구한 병렬 커패시턴스 $C_{k2}(=C_{k8})$, $C_{k4}(=C_{k6})$의 전기적 길이는 각각 40.57o, 45.78o이다. 그리고 설계주파수에서 이에 대한 물리적 길이는 각각 8.08㎜, 9.12㎜이다. 한편, 각각의 개방 스터브로 인해 발생하는 기생 인덕턴스 $L_{s2}(=L_{s8})$, $L_{s4}(=L_{s6})$는 각각 0.868nH, 0.957nH이다.

(10)

$C_{s}=\dfrac{1}{\omega_{c}Z_{0}}\sin(\dfrac{2\pi l}{\lambda_{g}})$

(11)

$L_{s}=\dfrac{Z_{0}}{2\omega_{c}}\sin(\dfrac{2\pi l}{\lambda_{g}})$

션트 커패시턴스를 구현하기 위한 스터브에서 미량이나마 기생 인덕턴스가 발생하였으므로 이를 고려하기 위하여 DMS 패턴 크기에 대한 미세 수정이 필요하다. $L_{k1}$, $L_{k3}$, $L_{k5}$에서 기생 인덕턴스를 보상한 후 필요한 인덕턴스 값은 각각 $L_{k1}-L_{s2}$=1.11nH, $L_{k3}-L_{s2}-L_{s4}$=2.13nH, $L_{k3}-2L_{s4}$=2.23nH가 된다.

이 세 가지 인덕턴스 값에 대하여 이후 DMS 패턴의 크기를 결정한다. 그림 4와 식 (4)를 이용하여 결정한 DMS 패턴의 크기는 $L_{k1}$, $L_{k3}$, $L_{k5}$에 대하여 각각 5.39㎜, 10.57㎜, 11.04㎜였다. 그리고 DMS 패턴의 크기 변화로 인한 등가 커패시턴스($C_{ki}$)의 미세한 변화도 발생하므로 다시 이에 대한 보상을 진행하였다. 식 (5)와 식 (8)을 이용하여 수정한 DMS 패턴의 최종적 크기는 각각 5.61㎜, 10.23㎜, 10.56㎜이다.

그림 8. DMS1(5.61㎜), DMS2(10.23㎜), DMS3(10.56㎜)의 전자기적 시뮬레이션된 S-파라미터

Fig. 8. EM simulated S-parameters of DMS1(5.61㎜), DMS2 (10.23㎜) and DMS3 (10.56㎜)

그림 8은 상기에서 결정한 세 가지 DMS 패턴 크기의 정확성을 확인하여 위해, 세 가지 DMS 패턴에 대한 전자기적 시뮬레이션 결과를 표시한 것이다. 그리고 표 3은 각각에 대하여 등가의 인덕턴스와 커패시턴스를 구하여 정리한 것이다. 또한 그림 4 및 식 (4), 식 (5)를 통하여 구한 인덕턴스와 커패시턴스가 함께 제시되어 있다. 두 가지 과정을 통하여 얻은 인덕턴스와 커패시턴스 값들이 오차율 5% 이내로 매우 정확하게 일치하고 있음을 알 수 있다. 그리고 이런 과정을 거쳐서 크기가 결정된 DMS 패턴들을 삽입하여 그림 7에 보인 9단 DMS LPF의 레이아웃을 결정하는 것이다.

본 논문에서 한 예로써 설계한 9단 DMS LPF의 S-파라미터($[S]_{DMS}$)를 그림 9에 제시하였다. 3㎓ 이내의 통과대역에서 삽입손실 특성이 우수하고, 또한 반사계수도 –20㏈ 이하로 잘 형성되어 있음을 알 수 있다. 또한, 9단 LPF이므로 반사계수에서 다섯 개의 pole이 선명하게 형성되고 있음을 알 수 있다. 통과대역 밖 주파수 대역에서의 차단 특성도 매우 급격하게 형성되고 있음을 알 수 있다.

표 3 전자기적 시뮬레이션 과정과 곡선맞춤 방식으로 구한 등가회로의 비교

Table 3 Comparison of two groups of equivalent circuit elements from EM simulation and curve-fitting

	equivalent circuit		curve-fitting
	L[nH]	C[㎊]	L[nH]	C[㎊]
DMS1 (D=5.61㎜)	1.18	0.103	1.16	0.099
DMS2 (D=10.23㎜)	2.04	0.131	2.07	0.136
DMS3 (D=10.56㎜)	2.09	0.134	2.13	0.140

그림 9. DMS LPF와 종래 설계에 의한 9단 LPF의 S-파라미터

Fig. 9. S-parameters of the proposed 9-pole DMS LPF and conventional LPF

4.3 기존 방법으로 설계한 LPF와의 비교

본 논문에서는 종래 방법으로 설계한 표준형 9단 LPF를 설계하여 제안하는 9단 DMS LPF와 비교하고자 한다. 이를 통하여 제안하는 9단 DMS LPF의 소형화 효과 및 성능상의 우수성을 제시하고자 한다.

그림 10은 종래에 널리 사용되는 방법으로 설계한, 고-저(high-low) 임피던스 선로를 갖는 9단 LPF의 레이아웃이다. 종래 방식으로 설계하기 위하여 주어진 유전체 기판에 대해 100Ω 및 30Ω의 선폭을 갖는 두 마이크로스트립 전송선로를 이용하였다. 먼저 100Ω의 선폭을 갖는 선로에 대해 서로 다른 길이를 이용하여 L1, L2, L3의 인덕터를 구현하였다. 또한, 30Ω의 선폭을 갖는 전송선로로 개방스터브 C1, C2를 구현하였다. 9단 DMS LPF의 설계와 동일하게 표 1의 체비셰프 LPF 소자값을 사용하였다.

그림 10. 종래 방법으로 설계한 9단 LPF의 레이아웃 (W1c=74.41㎜, W2=9.12㎜)

Fig. 10. Layout of the 9-pole LPF designed by the conventional method (W1c= 74.41㎜, W2=9.12㎜)

종래의 방법으로 9단 LPF를 설계한 결과 입출력 단자 연결 선로를 제외한 순수한 회로 부분의 크기는 W1c=74.41㎜, W2=9.12㎜이다. 그림 10과 그림 7을 비교하면 제안하는 9단 DMS LPF의 소형화 효과를 알 수 있다. 두 회로에 대해 입출력 단자 연결 부분을 제외한 순수한 LPF 부분만을 비교해 보자. 그림 7의 경우 회로의 가로 크기(W1)와 세로 크기(W2)가 각각 62.04㎜, 9.12㎜인데 비하여, 그림 10에서는 각각 74.41㎜, 9.12㎜이다. W2는 스터브의 길이로 결정되는데 크기 비교를 위해 동일한 길이의 스터브를 갖도록 하였다. 따라서 LPF의 가로만 보면 길이와 면적이 비교된다. 가장 긴 스터브의 끝선을 따라 LPF의 면적을 표현하는 사각형을 그리면, 제안하는 DMS LPF가 종래 방식의 LPF이 비해 길이나 면적에서 83%의 크기를 갖는다. 즉 종래 설계에 비해 17%의 소형화 효과를 가지는 것이다.

한편, 앞에서 보인 그림 9에는 제안하는 9단 DMS LPF뿐만 아니라 기존 설계 방법에 의한 LPF의 S-파라미터($[S]_{Conv}$) 특성도 함께 제시되어 있어 있다. 따라서 그림 7과 그림 10에 보인 두 LPF의 S-파라미터 특성이 비교되고 있다. 두 S-파라미터를 비교한 결과, 대역내 통과 특성이나 반사특성은 유사하지만, 제안하는 DMS LPF의 통과대역 밖의 차단(rejection) 특성이 기존 LPF보다 더 우수함을 알 수 있다. 이는 종래 방법으로 설계한 LPF에 포함된 단순한 전송선로보다 DMS를 포함하는 전송선로에 더 큰 등가의 인덕턴스와 커패시턴스 성분이 부가되어 있기 때문이다.

5. DMS LPF의 제작 및 측정

그림 11은 그림 7의 회로를 실제로 제작한 9단 DMS LPF의 사진이다. 입출력 단자는 50Ω 선폭을 갖는 마이크로스트립 선로이며, 세 가지 크기의 DMS 패턴이 사용되었다. 션트 커패시터의 구현을 위하여 30Ω 선폭을 갖는 마이크로스트립 개방 스터브가 양쪽으로 연결되어 있다. 본 논문에서는 위해 비유전율이 2.2이고, 두께가 31mils이며 tand는 0.0022인 유전체 기판이 사용되었다.

그림 11. 제작한 9단 DMS LPF의 사진

Fig. 11. Photo of the fabricated 9-pole DMS LPF

그림 12. 9단 DMS LPF의 S-파라미터 (a)측정된 특성 (b)시뮬레이션 성능과의 비교

Fig. 12. S-parameters of the 9-pole DMS LPF (a)measured characteristics (b)comparison to the simulated performances

그림 12(a)는 제작한 9단 DMS LPF 회로를 회로망 분석기(vector network analyzer, VNA)로 측정한 S-파라미터를 보여주고 있다. 3㎓ 이내의 통과대역에서 삽입손실은 0.18㏈~0.6㏈이고, 반사손실은 –20㏈ 이하로 우수한 결과를 보여준다. 또한 차단주파수 이후에서 급격한 차단 특성을 보이고 있다.

그림 12(b)는 측정한 S-파라미터를 회로 및 EM 시뮬레이션 결과와 비교한 그래프이다. 먼저 이상적인 인덕터와 커패시터로만 구성된 스케매틱(schematic) 회로에 대하여 마이크로파 회로 설계용 시뮬레이터(ADS)로 설계한 결과의 S-파라미터를 $[S]_{Cir}$로 표시하였다. 그리고 설계한 회로의 레이아웃(layout)에 대해 EM 시뮬레이터(HFSS)로 수행한 시뮬레이션 결과를 $[S]_{EM}$으로 표시하였다. 마지막으로, 측정한 S-파라미터를 $[S]_{Meas}$로 표현하였다. 세 가지 S-파라미터가 통과대역과 차단대역에서 매우 잘 일치하고 있음을 알 수 있다. 미약하게 관찰되는 오차는 무시할 만한 차이이며, 오히려 종래의 LPF 설계 연구에서 보이는 오차보다 현저하게 줄어든 결과이다.

6. 결 론

본 논문에서는 마이크로스트립 전송선로 상면에 식각한 대칭 T-형 결함 마이크로스트립 구조(DMS) 패턴의 등가회로 추출과 곡선맞춤법을 이용하여 정확한 DMS 크기를 결정하고 이로부터 특성이 우수하면서 종래보다 크기가 줄어든 마이크로파 LPF의 설계에 대해 기술하였다. DMS의 크기에 따른 등가 L-C를 추출하여 LPF의 차단주파수와 연동시키는 방법을 제시하고, 원형 LPF 구성으로부터 주파수 스케일링 과정을 통하여 원하는 차단주파수에서 LPF를 설계하였다. DMS 패턴의 크기와 추출된 등가회로 소자값과의 상관 관계를 수학적으로 정확하게 설명해 주는 함수를 추출하였다. 이로부터 LPF 설계에 필요한 임의의 인덕턴스와 커패시턴스에 해당하는 DMS의 크기를 정확하게 얻어 LPF 설계에 적용하여 설계의 정확도를 높였다. 션트 커패시터의 구현을 위해 개방 스터브의 전기적 길이를 계산하고 이를 물리적 길이로 변환하여 최종적으로 LPF의 설계를 완료하였다.

한 예로써 설계된 9단 DMS LPF는 3개의 서로 다른 크기를 갖는 DMS 패턴과 2개의 서로 다른 크기를 갖는 개방 스터브로 구성되었다. 션트로 연결되는 병렬 커패시터의 구현 과정에서 발생하는 기생 등가 소자의 보상을 진행하기 위해 DMS 패턴의 크기를 미세 조정하여 최종 크기를 결정하였다.

설계한 DMS LPF에 대한 타당성 검증을 위하여 먼저 DMS의 L-C 병렬 등가회로 모델링을 실시하고, 추출한 등가 인덕턴스와 커패시턴스로 LPF 스케매틱 회로를 설계하여 S-파라미터를 얻었다. 다음으로 결정된 DMS 패턴을 포함하는 LPF에 대해 EM 시뮬레이션을 진행하여 설계하고자 하는 차단주파수에서 LPF의 설계를 진행하였다. 마지막으로 실제로 LPF 제작하여 성능을 측정하고 스케매틱 회로 및 EM 시뮬레이션된 성능과 비교하였다. 매우 미미한 차이가 존재하지만 측정된 LPF의 성능은 예측결과와 매우 우수하게 일치하였다.

또한, 종래에 널리 사용되는 LPF 설계 방법으로 9단 LPF를 설계하여 그 성능을 비교해 본 결과, 제안하는 DMS LPF가 종래에 비하여 동일한 성능을 유지하면서도 종래보다 약 17% 감소한 크기를 가졌다. 본 논문의 DMS LPF는 마이크로스트립 선로의 접지면을 건드리지 않으므로, 종래 DGS를 이용한 LPF 설계에서 발생하는 문제점을 해결할 수 있다. 제안된 DMS의 등가회로 모델링 및 곡선맞춤법은 향후 다양한 마이크로파 회로 설계에 응용될 수 있을 것으로 기대된다.