2.2.1 데이터획득부

그림 2. 데이터획득부 블록도

Fig. 2. Block Diagram of the DAQ(Data Acquistion)

본 논문에 적용된 데이터획득부 블록도는 그림 2와 같다. 데이터획득부는 3CH 광대역 입력 신호를 처리하기 위해 고성능 ADC와 FPGA가 사용된다. 입력 신호에 대해 샘플링과 전처리가 완료되면 고속 통신을 통해 운용제어부로 데이터를 전달한다. 또한, 소형 추적 레이더 시스템의 제어 정보를 전달받아 각각의 구성품을 제어한다. 이외에 소형 추적 레이더 시스템의 동기를 맞추기 위한 외부 기준 클럭을 받아 적용한다.

고성능 ADC는 2개를 사용한다. 이를 통해 3CH 광대역 입력 신호를 병렬로 고속 샘플링 한다. 이때, Nyquist Frequency 이론에 따라 100MHz 이상 특정 중심주파수의 2배 이상 해당하는 200MSPS 이상의 특정 속도로 오버 샘플링을 진행한다^[7]. 이를 통해 발생 가능한 Aliasing을 최대한 회피하여 신호 처리를 진행한다.

FPGA에서는 DDC, Window, FFT, 데이터 형 변환 기능을 구현하였다. DDC는 DDS(Direct Digital Synthesizer), FIR(Finite Impulse Response) Filter, Decimation을 포함 하며, 주파수 하향 변환 등의 기능을 수행한다. 전처리가 완료된 데이터는 고속 통신으로 운용제어부의 프로세서에 전달한다.

또한, 데이터획득부에 내부, 외부 인터페이스를 구현하였다. 내부 인터페이스는 운용제어부와 연결되며, 외부 인터페이스는 각 구성품과 연결된다. 이를 통해 운용제어부로부터 소형 추적 레이더 시스템 제어 정보를 전달 받고, 각 구성품을 제어한다.

이외에 소형 추적 레이더 시스템의 동기를 맞추기 위한 외부 기준 클럭을 데이터획득부에서 입력받는다. 입력 받은 클럭은 신호처리기의 기준 클럭으로 사용한다.

2.2.2 운용제어부

그림 3. 운용제어부 블록도

Fig. 3. Block Diagram of the OPC(Operation Control)

본 논문에 적용된 운용제어부 블록도는 그림 3과 같다. 운용제어부는 전처리된 데이터를 후처리하기 위해 고성능 멀티 코어 프로세서를 사용한다. 프로세서는 전달 받은 데이터를 기반으로 표적을 탐지하고 지속적으로 추적하며 고속 연산을 수행한다. 또한, 소형 추적 레이더 시스템의 제어 정보를 전달하여 각각의 구성품을 제어한다.

고성능 멀티 코어 프로세서는 데이터획득부에서 전처리된 데이터를 입력받아 후처리한다. 프로세서는 총 2개, 각 프로세서는 8개의 Core가 존재하며, 대용량의 데이터를 처리하기 위해 프로세서를 병렬로 사용한다. 이를 위해 프로세서 간 통신용 PCIE 인터페이스를 구성하였으며, 기능 수행에 필요한 DDR3와 Flash 메모리를 적용하였다.

또한, 프로세서는 표적을 탐지하고 지속적으로 추적하기 위해 소형 추적 레이더 시스템을 제어한다. 이에 프로세서는 EMIF16을 통해 FPGA로 제어 정보를 전달하여 내부, 외부 인터페이스로 각 구성품을 제어한다. 이때 적용된 인터페이스는 RS422, SPI 등이 존재한다.

2.2.3 전원부

그림 4. 전원부 블록도

Fig. 4. Block Diagram of the Power

본 논문에 적용된 전원부 블록도는 그림 4와 같다. 전원부는 외부 전원 5V를 받아 데이터획득부와 운용제어부에 존재하는 FPGA, 프로세서 등 부팅에 필요한 전원을 조건에 따라 생성하도록 설계하였다. 이때, Switching Regulator를 사용하여 Linear Regulator 대비 소모 전력을 최소화하였다.

2.2.4 디지털 수신단 설계

그림 5. 디지털 수신단 블록도

Fig. 5. Block Diagram of the Digital Receiver

본 논문에 적용된 디지털 수신단은 그림 5와 같으며, 데이터획득부의 ADC와 FPGA를 사용하여 설계하였다.

디지털 수신단은 고성능 ADC를 2개를 사용하여 3개의 입력 채널을 구성하였다. 이를 통해 특정 중심주파수의 광대역 입력 신호를 받아 병렬로 샘플링하고, 주파수 하향 변환 기능을 수행한다.

이후 FPGA로 데이터를 전달하여 DDC로 추가적인 주파수 하향 변환 기능 수행한다. 이때, FPGA Resource 최적화를 위해 여러 차수로 나누어 설계하였고, 단일 차수 대비 상대적으로 더 적은 FPGA Resource 사용량을 확인하였다.

그림 6. 디지털 수신단 시뮬레이션 결과

Fig. 6. Simulation Result of the Digital Receiver

디지털 수신단 설계 시뮬레이션 결과는 그림 6과 같다. (a)는 고성능 ADC를 모델링하여 시뮬레이션 한 결과이며, (b)는 FPGA DDC를 모델링하여 시뮬레이션 한 결과이다. 디지털 수신단 설계 조건에 따른 계산된 값과 결과가 동일하게 나왔음을 검증하였고, 신호처리기 설계에 적용하여 구현하였다.

2.3.1 수신동적영역 측정 시험

수신동적영역 측정 시험은 신호처리기 3개의 입력 채널에 특정 주파수의 정현파 신호를 인가하고, 크기를 변화시키며 실시간 신호 처리한 결과 값을 측정한다. 입력한 신호의 크기와 측정된 신호 크기의 변화량 차이를 선형성 오차로 정의한다. 소형 밀리미터파 추적 레이더를 위한 신호처리기는 선형성 오차가 ±1dB 이하로 유지되고, 채널 간 오차도 ±1dB 이하로 유지되는 영역을 수신동적영역이라 정의한다. 이때, 60dB 이상 특정 영역을 요구한다^[9]. 그림 7, 그림 8은 운용모드1, 2에 대한 수신동적영역 측정 결과이다. 선형성 오차 및 채널 간 차이를 확인 한 결과 60dB 이상 특정 영역이 확보되어 요구규격을 만족하였다.

그림 7. 운용모드1 선형성 오차 측정 결과

Fig. 7. Linearity Error Test Result in Operation Mode 1

그림 8. 운용모드2 선형성 오차 측정 결과

Fig. 8. Linearity Error Test Result in Operation Mode 2

2.3.2 주파수 오차 측정 시험

주파수 오차 측정 시험은 신호처리기 3개의 입력 채널에 특정 크기의 정현파 신호를 인가하고, 주파수를 변화시키며 실시간 신호 처리한 결과 값을 측정한다. 입력한 신호의 주파수계산 Cell과 측정된 주파수의 Cell 차이를 주파수 오차로 정의한다. 소형 밀리미터파 추적 레이더는 ±1 Cell 미만의 주파수 오차를 요구한다^[10]. 표 1과 표 2는 운용모드 1, 2에 대한 주파수 오차 결과이다. 주파수 오차를 확인 한 결과 ±1 Cell 미만으로 요구규격을 만족하였다.

2.3.3 외부 인터페이스 측정 시험

외부 인터페이스 측정 시험은 통신 인터페이스 측정 시험, 송/수신 구간 제어 신호 측정 시험을 진행한다. 통신 인터페이스 측정 시험은 RS422 통신 모듈을 사용하여 신호처리기와 통신하여 결과 값을 측정한다. 총 10,000회 이상 통신 동안 통신 오류 횟수는 0회 이하를 요구한다. 표 3을 확인한 결과 통신 오류 횟수 0회로 요구규격을 만족하였다.

송/수신 구간 제어 신호 측정 시험은 오실로스코프로 측정한다. 이때 제어값과 측정값의 오차범위는 100ns 이하 특정 범위를 요구한다. 그림 9, 그림 10을 확인한 결과 오차범위 100ns 이하로 요구규격을 만족하였다.

그림 9. 송신 구간 제어 신호 측정 결과

Fig. 9. Test Result of Transmission Section Control Signal Generation

그림 10. 수신 구간 제어 신호 측정 결과

Fig. 10. Test Result of Reception Section Control Signal Generation