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The Transactions of the Korean Institute of Electrical Engineers

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The Transactions of the Korean Institute of Electrical Engineers

KIEE Vol. 74, No. 05, p.905-910

ISSN (print) :

1975-8359

ISSN (online) :

2287-4364

Received : 09 Mar. 2025Revised : 09 Apr. 2025Accepted : 18 Apr. 2025

DOI :

https://doi.org/10.5370/KIEE.2025.74.5.905

H형 폴리실리콘 게이트가 적용된 1.2 kV SiC MOSFET의 설계

Design of a 1.2 kV SiC　MOSFET Utilizing an H-Shaped Poly-Si Gate

백두산 (Dusan Baek) ¹iD 윤효원 (Hyowon Yoon) ¹iD 김상엽 (Sangyeob Kim) ¹iD 강규혁 (Gyuhyeok Kang) ²iD 박수민 (Sumin Park) ¹iD 석오균 (Ogyun Seok) ^†iD

(Dept. of Electrical and Electronic Engineering, Pusan National University, Republic of Korea.)
(Dept. of Semiconductor Systems Engineering, Kumoh National Institute of Technology, Republic of Korea.)

^†Corresponding Author : School of Electrical and Electronic Engineering, Pusan National University, Republic of Korea. E-mail : ogseok@pusan.ac.kr

License :

This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License (http://creativecommons.org/licenses/by-nc/3.0)which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.

Translated Abstract

A 1.2 kV SiC H-shaped poly-Si gate MOSFET (HPG MOSFET) structure was proposed to effectively reduce switching loss without compromising static device characteristics. The structure features a locally etched poly-Si gate electrode, and its performance was analyzed by evaluating the specific on-resistance (R_on,sp), gate-to-drain charge (Q_gd,sp), and maximum oxide electric field (E_ox,max) at the poly-Si gate corner according to the etched area. Under optimized conditions, the proposed HPG MOSFETs achieved a significant reduction in Q_gd,sp with only a negligible increase in R_on,sp compared to conventional SiC planar MOSFETs. Additionally, E_ox,max at the gate corner remained below 3 MV/cm. These findings demonstrate that the 1.2 kV SiC HPG MOSFET can significantly enhance energy efficiency.

Key words

Silicon Carbide (SiC), MOSFET, H-shaped poly-Si gate (HPG), On-resistance, Gate-to-drain charge, Electric field

1. 서 론

Silicon Carbide (SiC) 전력용 MOSFET은 우수한 소재 특성을 기반으로 고전압 환경에서 고속 스위칭 동작이 요구되는 분야에 널리 활용된다^[1-^5]. 이러한 응용 분야에서 SiC 전력용 MOSFET의 스위칭 특성을 향상하기 위해서는 게이트-드레인 전하를 낮추는 것이 필수적이다^[6-^11]. 그러나 기존의 SiC planar MOSFET은 폴리실리콘 게이트가 선형으로 배치된 구조로 인해 게이트-드레인 전하가 과도하게 축적되는 문제를 가진다. 이를 해결하고자 다양한 폴리실리콘 게이트 구조를 적용한 SiC planar MOSFET에 대한 연구가 수행되었다^[12-^17].

SiC Split-Gate MOSFET은 폴리실리콘 게이트를 분리하여 단위 면적당 게이트-드레인 전하 (Q_gd,sp)를 효과적으로 감소시킨 대표적인 구조이다^[12-^14]. 그러나 이 구조는 폴리실리콘 게이트의 면적이 감소하여 기존 SiC planar MOSFET 대비 단위 면적당 온저항 (R_on,sp)이 증가하는 문제가 있다^[13]. 또한, 분리된 게이트 구조의 모서리 부근에서 전계 집중 현상이 발생할 수 있으며, 이는 장기적으로 소자의 신뢰성 및 내구성을 저하시킬 가능성이 있다^[18].

본 논문에서는 추가적인 공정 없이 R_on,sp의 증가를 최소화하면서 Q_gd,sp를 효과적으로 감소시킬 수 있는 1.2 kV SiC H-shaped poly-Si gate MOSFET (HPG MOSFET)을 제안한다. 제안된 구조는 폴리실리콘 게이트 영역 내부를 부분적으로 식각하여 형성한다. 3차원 TCAD 시뮬레이션을 통해 식각 영역의 길이 (L_E)와 폭 (W_E)에 따른 전기적 특성을 분석한 결과, 제안된 구조는 기존 SiC planar MOSFET 대비 R_on,sp의 증가가 미미한 수준에서 유지되는 동시에 Q_gd,sp를 효과적으로 감소시킬 수 있음을 확인하였다.

2. 시뮬레이션 방법 및 소자 구조

TCAD 시뮬레이션을 통해 1.2 kV SiC planar MOSFET과 제안된 SiC HPG MOSFET의 3차원 구조를 설계하였다. 두 구조의 N-drift 층은 농도 8 × 10¹⁵ cm^-3, 두께는 10 μm로 형성하였다. JFET 및 N-source 영역은 질소 (N) 이온 주입 공정으로 형성하였으며, P-base 및 P-source 영역은 알루미늄 (Al) 이온 주입 공정으로 형성하였다. 시뮬레이션에서 각 영역은 이온 주입 후 활성화를 반영하여 구현하였다. 실제 소자의 특성을 보다 정확하게 반영하기 위해 시뮬레이션 모델에 불완전 이온화 효과와 충돌 이온화를 각각 고려한 불완전 이온화 모델과 Okuto-Crowell 충돌 이온화 모델을 적용하였다.

그림 1은 설계된 SiC planar MOSFET과 제안한 HPG MOSFET의 3차원 구조 및 레이아웃을 나타낸다. HPG MOSFET은 폴리실리콘 게이트 영역을 부분적으로 식각하여 형성된 H형 구조를 가지며, L_E와 W_E을 변수로 설정하여 최적의 구조를 결정하였다. 제안한 H형 폴리실리콘 게이트 구조는 그림 1의 레이아웃 단위 셀 내부에서 명확히 확인할 수 있다.

그림 1. 1.2 kV SiC MOSFET의 3-D 구조와 레이아웃

Fig. 1. The 3-D structure and layout of the 1.2 kV SiC MOSFET

그림 2는 1.2 kV SiC planar MOSFET과 제안한 HPG MOSFET의 폴리실리콘 게이트 전극 형성을 위한 공정 과정을 나타낸다. 공정은 폴리실리콘 게이트 형성, 소스 전극 형성을 위한 게이트 전극 영역의 식각, 소스와 게이트 전극의 절연을 위한 층간 절연막 (ILD)의 패터닝 순서로 진행하였다. 그림 2 (b)에서 나타낸 바와 같이 제안된 HPG MOSFET의 H형 게이트는 폴리실리콘 게이트를 부분적으로 식각하여 구현하였다. 이러한 구조는 기존 planar MOSFET 대비 게이트 전극 형상이 복잡해지므로, 폴리실리콘 게이트의 모서리 부근 산화막에서 전계 집중 현상이 발생할 가능성이 있다^[13]. 따라서 본 연구에서는 최적 설계 조건을 결정할 때 폴리실리콘 게이트 모서리 부근에서의 산화막 최대 전계 (E_ox,max)를 함께 분석하였다. 두 구조의 공정 및 설계 변수는 표 1에 나타내었다.

그림 2. 1.2 kV SiC MOSFET의 폴리실리콘 게이트 전극을 형성하기 위한 공정 과정

Fig. 2. Process steps for the formation of the poly-Si gate electrode in the 1.2 kV SiC MOSFET

표 1 1.2 kV SiC planar MOSFET과 HPG MOSFET의 공정 및 설계 변수

Table 1 Process and design parameters of the 1.2 kV SiC planar MOSFET and HPG MOSFET

	SiC planar MOSFET	SiC HPG MOSFET
Unit Cell Area [µm²]	36
JFET Width [µm]	3.2
L_E [µm]	0.0	0.6, 0.8, 1.0, 1.2, 1.4, 1.6
W_E [µm]	0.0	1.8, 3.0, 4.2
JFET Concentration [cm^-3]	3 × 10¹⁶
P-base Concentration [cm^-3]	1 × 10¹⁹

3. 결과 및 분석

그림 3은 V_GS = -5 V 및 V_DS = 1.2 kV 조건에서 추출한 제안된 구조의 L_E에 따른 E_ox,max를 나타낸다. 분석 결과, L_E가 0.6 μm일 때 E_ox,max가 최댓값을 가지며, L_E가 이 값을 초과하면 E_ox,max는 점차 감소하는 경향을 보였다. 이는 L_E가 길어짐에 따라 게이트 모서리 부근의 전계 집중 현상이 효과적으로 완화되기 때문이다. 특히 L_E가 1.2 μm 이상인 경우 E_ox,max는 3 MV/cm 미만으로 유지되어 소자의 장기적 안정성을 확보할 수 있음을 확인하였다.

그림 3. 1.2 kV SiC HPG MOSFET의 L_E에 따른 E_ox,max 변화 (V_GS = -5 V, V_DS = 1.2 kV)

Fig. 3. Variation of the E_ox,max with respect to L_E in the 1.2 kV SiC HPG MOSFET (V_GS = -5 V, V_DS = 1.2 kV)

그림 4는 V_GS = 18 V 및 V_DS = 10 V 조건에서 추출한 제안된 구조의 L_E에 따른 R_on,sp와 R_on,sp의 증가율 (ΔR_on,sp)을 나타낸다. 분석 결과, L_E가 증가할수록 R_on,sp가 점진적으로 증가하는 경향을 보였다. 이는 L_E가 증가함에 따라 폴리실리콘 게이트의 면적이 감소하고, 그로 인해 게이트 하단부에 형성되는 축적층의 면적 또한 축소되어 전류 흐름 경로가 제한되기 때문이다. 특히 그림 4 (b)에서 볼 수 있듯이, R_on,sp는 L_E가 1.4 μm 이상일 때 급격히 증가하였다.

그림 4. 1.2 kV SiC HPG MOSFET의 L_E에 따른 (a) R_on,sp와 (b) ∆R_on,sp 변화 (V_GS = 18 V, V_DS = 10 V)

Fig. 4. Variation of (a) R_on,sp and (b) ΔR_on,sp with respect to L_E in the 1.2 kV SiC HPG MOSFET (V_GS = 18 V, V_DS = 10 V)

그림 5는 V_GS = 0 V 및 V_DS = 1.2 kV 조건에서 제안된 구조의 L_E가 각각 1.2 μm 및 1.4 μm 일 때의 전류 분포를 나타낸다. 분석 결과, 제안된 구조의 전류 밀도는 L_E에 관계없이 모두 1 μA·cm^-2 수준으로 유사하게 도출되었으며, L_E의 변화에 따른 영향은 크지 않은 것으로 확인되었다.

이에 따라, 제안된 구조의 L_E의 변화가 전기적 특성에 미치는 영향을 보다 정밀하게 분석하고자 항복전압 (BV)과 문턱전압 (V_th) 특성을 추가로 평가하였으며, 그 결과를 표 2에 나타내었다.

그림 5. 1.2 kV SiC HPG MOSFET의 전류 분포 : (a) L_E = 1.2 μm, (b) L_E = 1.4 μm (V_GS = 0 V, V_DS = 1.2 kV)

Fig. 5. Current distribution of the 1.2 kV SiC HPG MOSFET with (a) L_E = 1.2 μm or (b) L_E =1.4 μm (V_GS = 0 V, V_DS = 1.2 kV)

표 2 1.2 kV SiC HPG MOSFET의 L_E에 따른 항복전압 및 문턱전압 비교

Table 2 Comparison of breakdown voltage and threshold voltage of the 1.2 kV SiC HPG MOSFET for different L_E values

	SiC HPG MOSFET
	L_E = 1.2 [µm]	L_E = 1.4 [µm]
BV^* [V]	1620	1624
V_th^** [V]	5.61	5.61

* V_GS = 0 V, ID = 10 μA

** V_DS = 5 V, ID = 1 mA

제안된 구조에서 L_E가 1.2 μm인 경우와 1.4 μm 경우의 BV 및 V_th 차이는 거의 없었으나, L_E가 1.4 μm 이상일 경우 R_on,sp가 급격히 증가하는 경향을 보였으므로, 본 연구에서는 L_E의최적값을 1.2 μm 설정하였다.

식각 영역에 따른 제안된 구조의 성능을 검증하고 최적 조건을 도출하기 위해, L_E의 최적값 (1.2 μm)을 반영한 상태에서 W_E 변화에 따른 전기적 특성을 분석하였다. 제안된 구조의 게이트 전하 특성은 TCAD mixed-mode 시뮬레이션을 통해 평가하였다. 시뮬레이션은 그림 6에 나타낸 회로도를 기반으로 V_DD = 800 V 및 ID = 10 A 조건에서 게이트 단자에 1 mA의 정전류원을 인가하여 수행하였다. Q_gd,sp는 게이트 전압-게이트 전하 곡선의 plateau 구간에서 추출하였다^[19].

그림 6. 게이트 전하 특성을 평가하기 위해 TCAD mixed-mode 시뮬레이션으로 구현한 회로도

Fig. 6. Schematic diagram utilized in the TCAD mixed-mode simulation for the evaluation of gate charge characteristics

그림 7은 W_E에 따른 R_on,sp와 Q_gd,sp의 변화를 나타낸다. W_E가 증가함에 따라 Q_gd,sp는 크게 감소하는 경향을 나타냈다. 이는 W_E의 증가로 인해 폴리실리콘 게이트 면적이 감소하여 게이트 하부 축적 전하량이 비례하여 감소했기 때문이다. 반면, R_on,sp는 W_E의 변화에 따른 영향이 미미하였다. 이를 통해 W_E의 증가에 따른 구조적 변화가 소자의 온저항에 미치는 영향은 제한적임을 알 수 있었다.

그림 7. 1.2 kV HPG MOSFET의 W_E에 따른 R_on,sp와 Q_gd,sp 특성

Fig. 7. Characteristics of R_on,sp and Q_gd,sp with respect to W_E in the 1.2 kV HPG MOSFET

그림 8은 V_GS = -5 V 및 V_DS = 1.2 kV 조건에서 추출한 제안된 구조의 W_E에 따른 E_ox,max를 나타낸다. 분석 결과, W_E가 증가함에 따라 E_ox,max도 점진적으로 증가하는 경향을 보였다. 이는 W_E의 증가로 인해 폴리실리콘 게이트의 모서리와 인접한 P-source 모서리 간의 거리가 멀어지면서, 게이트 모서리에 전계가 더욱 집중되기 때문으로 판단된다. 특히 W_E가 4.2 μm일 때는 E_ox,max가 3 MV/cm를 초과하여 장기 신뢰성에 문제가 발생할 수 있으므로, 본 연구에서는 W_E의 최적값을 3.0 μm로 설정하였다.

1.2 kV SiC planar MOSFET (L_E = 0.0 μm)과 HPG MOSFET (L_E = 1.2 μm)의 전기적 특성을 비교한 결과를 표 3에 나타내었다. 제안된 구조의 R_on,sp와 Q_gd,sp 결과에는 SiC planar MOSFET의 값 대비 증감율을 함께 나타내었다.

그림 8. 1.2 kV HPG MOSFET의 W_E에 따른 E_ox,max 분포 (V_GS = -5 V, V_DS = 1.2 kV)

Fig. 8. Variation of the E_ox,max with respect to the W_E in the 1.2 kV HPG MOSFET (V_GS = -5 V, V_DS = 1.2 kV)

표 3 1.2 kV SiC planar MOSFET과 HPG MOSFET의 전기적 특성 비교

Table 3 Comparisons of electrical characteristics of the 1.2 kV SiC planar MOSFET and HPG MOSFET

	W_E [µm	R_on,sp [mΩ·cm²]	Q_gd,sp [nC/cm²]	BV [V]	V_th [V]
SiC planar MOSFET	0.0	6.12	54.8	1620	5.61
SiC HPG MOSFET	1.8	6.15 (+0.49 %)	51.0 (-6.9 %)	1614	5.61
	3.0	6.17 (+0.81 %)	46.5 (-15.1 %)	1613	5.61
	4.2	6.23 (+1.80 %)	42.4 (-22.6 %)	1613	5.62

4. 결 론

본 논문에서는 R_on,sp의 큰 증가 없이 Q_gd,sp를 효과적으로 감소시키기 위해 H형 게이트를 적용한 1.2 kV SiC MOSFET을 제안하였다. 설계 변수로서 L_E와 W_E을 설정하고, 이에 따른 R_on,sp, Q_gd,sp, E_ox,max의 변화를 분석하였다. 그 결과, L_E = 1.2 μm, W_E = 3.0 μm일 때 제안된 구조가 최적의 성능을 보였다. 이 조건에서 제안된 구조의 Q_gd,sp는 기존 SiC planar MOSFET 대비 15.1 % 감소하였고, R_on,sp는 0.81 % 증가에 그쳤으며, E_ox,max는 3 MV/cm 이하로 유지되었다. 이러한 결과는 제안된 구조가 기존 SiC planar MOSFET 대비 소자의 동작 효율을 효과적으로 향상시킬 수 있음을 시사한다.

Acknowledgements

본 연구는 2025년도 정부(산업통상자원부)의 재원으로 한국산업기술진흥원의 지원을 받아 수행된 연구임 (RS-2025-02214408, 2025년 산업혁신인재성장지원사업)

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저자소개

백두산(Dusan Baek)

2025-Present: M.S. degree candidate, Pusan National University

2018-2024: B.S. degree, Kumoh National Institute of Technology

E-mail : dsbaek@pusan.ac.kr

윤효원(Hyowon Yoon)

2025-Present: Ph.D. degree candidate, Pusan National University

2018-2024: B.S. and M.S. degrees, Kumoh National Institute of Technology

E-mail : hwyoon@pusan.ac.kr

김상엽(Sangyeob Kim)

2025-Present: Ph.D. degree candidate, Pusan National University

2023-2025: M.S. degree candidate, Kumoh National Institute of Technology

2017-2023: B.S. degree, Kumoh National Institute of Technology

E-mail : syk@pusan.ac.kr

강규혁(Gyuhyeok Kang)

2023-Present: M.S. degree candidate, Kumoh National Institute of Technology

2019-2023: B.S. degree, Kumoh National Institute of Technology

E-mail : ghkang@kumoh.ac.kr

박수민(Sumin Park)

2025-Present: Combined M.S. & Ph.D. Course candidate, Pusan National University

2020-2024: B.S. degree, Kumoh National Institute of Technology

E-mail : smpark@pusan.ac.kr

석오균(Ogyun Seok)

2024-present: Assistant Professor, Pusan National University

2020-2024: Assistant Professor, Kumoh National Institute of Technology

2014-2020: Senior Researcher, Korea Electrotechnology Research Institute

2013-2014: Postdoctoral Research Associate, University of Illinois at Urbana-Champaign

2008-2013: M.S. and Ph.D. degrees, Seoul National University

2004-2008: B.S. degree, Kookmin University

E-mail : ogseok@pusan.ac.kr

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1. 서 론

2. 시뮬레이션 방법 및 소자 구조

3. 결과 및 분석

4. 결 론

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백두산(Dusan Baek)

윤효원(Hyowon Yoon)

김상엽(Sangyeob Kim)

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