김재창
(Jae-Chang Kim)
1iD
곽상신
(Sang-Shin Kwak)
†iD
-
(School of Electrical and Electronic Engineering, Chung-Ang University, Korea.)
Copyright © The Korean Institute of Electrical Engineers(KIEE)
Key words
Aging characteristic, Cascode GaN FET
1. 서 론
Gallium nitride field effect transistor (GaN FET)은 높은 효율과 전력 밀도 덕분에 차세대 전력 소자로 주목받고
있다(1). 대부분의 GaN FET은 normally-on 소자이기 때문에 Si metal oxide semiconductor field effect transistor
(MOSFET)과 같은 normally-off 소자와 직렬로 연결하여 사용된다. 이러한 형태의 GaN FET을 cascode GaN FET이라 부른다.
전력 반도체 소자가 전기 자동차와 같은 사람의 생명에 밀접한 장치에 널리 사용되기 시작하면서 전력 반도체 소자의 신뢰성에도 많은 연구가 진행되고 있다.
cascode GaN FET의 경우에도 전력 순환 스트레스(2), 단락 회로 스트레스(3), 하드 스위칭 스트레스 (1), 그리고 고 온도 역 바이어스 스트레스(4)을 통해 신뢰성 연구가 진행되어 왔다. 하지만 전력 반도체 소자의 신뢰성 연구에 사용되는 대표적인 스트레스 방법인 고 전계 스트레스를 이용한 연구는
심도 있게 진행되지 않았다.
본 논문에서는 고 전계 스트레스를 cascode GaN FET에 인가하여 문턱 전압, 온 저항, 턴 온 지연, 그리고 턴 오프 지연을 살펴본다.
2. 고 전계 스트레스 시험 및 특성 측정 방법
2.1 고 전계 스트레스 시험
본 논문에서 사용한 cascode GaN FET의 부품 번호는 TP65H050WS로 구조는 그림 1과 같다. 그림 1에서 알 수 있듯이 cascode GaN FET은 Si MOSFET과 GaN FET이 직렬로 연결된 구조이다. 고 전계 스트레스 시험은 그림 1의 cascode GaN FET의 게이트와 소스 사이에 고 전압을 인가하는 시험을 의미한다. 본 논문에서 인가한 고 전압은 40 V와 - 38 V이다.
그림. 1. Cascode GaN FET의 구조
Fig. 1. Structure of cascode GaN FET
5개의 동일한 소자를 동시에 고 전계 스트레스를 가하여 데이터를 수집했다.
그림 2는 고 전계 스트레스 인가 회로를 나타낸다. 간단하게 표현하기 위해
그림 2에서는 한 소자의 고 전계 스트레스만 표현했지만 실제 회로에서는 5개의 소자를 사용하였다.
그림 2에서 알 수 있듯이 고 전계 스트레스 시험을 위해 드레인과 소스를 단락시키고 게이트와 소스 사이에 고 전압을 인가했다
(5). 또한 게이트에 200 옴의 저항을 연결하여 고 전압 인가 시 게이트에 발생하는 과전류를 방지했다. 고 전압 스트레스는 총 3600 초 동안 가해졌다.
또한 소자의 특성은 900 초마다 스트레스 인가 회로에서 분리되어 측정됐다. 본 논문에서 측정한 소자의 특성은 문턱 전압, 온 저항, 턴 온 지연,
그리고 턴 오프 지연이다.
그림. 2. 고 전계 스트레스 인가 회로
Fig. 2. High electric field stress circuit
2.2 문턱 전압 측정 방법
문턱 전압은 드레인과 소스 사이의 전류가 흐르기 시작할 때의 게이트 소스 전압을 의미한다. 이를 측정하기 위해서 그림 3과 같은 회로가 사용된다(6). 그림 3은 문턱 전압 측정 회로를 나타낸다.
그림. 3. 문턱 전압 측정 회로
Fig. 3. Measurement circuit for threshold voltage
그림 3에서 Vgs는 게이트와 소스 사이의 전압을 의미하며 Ids는 드레인과 소스 사이를 흐르는 전류를 나타낸다. 문턱 전압을 측정하기 위해 먼저
그림 3과 같이 드레인과 게이트를 연결시킨다. 그리고 난 후, Ids가 특정 전류가 될 때까지 Vgs를 0에서 서서히 증가시킨다. 본 논문에서는 Ids가
1 mA가 될 때의 Vgs를 문턱 전압으로 정의했다.
2.3 온 저항 측정 방법
고 전계 스트레스 시간에 따른 cascode GaN FET의 온 저항을 측정하기 위해 그림 4와 같은 회로를 구성했다.
그림. 4. 온 저항 전압 측정 회로
Fig. 4. Measurement circuit for on-resistance
그림 4는 온 저항 측정 회로를 나타낸다.
그림 4에서 Vds는 드레인과 소스 사이의 전압을 나타낸다.
그림 4에서 알 수 있듯이
그림 4와 같이 회로를 구성한 후 cascode GaN FET의 게이트와 소스 사이에 10 V를 인가하여 스위칭 소자를 On 상태로 만든다. 그 후 Vds와
Ids를 측정하여 온 저항을 계산한다.
식(1)은 Vds와 Ids를 이용한 온 저항 계산 방법을 나타낸다.
식(1)에서 Ron은 온 저항을 의미한다. TP65H050WS의 데이터 시트에서 온 저항을 측정하기 위해 사용된 Vgs는 10 V이다. 따라서 본 논문에서도
온 저항을 측정할 때 10 V를 사용했다.
2.4 턴 온 및 턴 오프 지연 측정 방법
턴 온 및 턴 오프 지연을 측정하기 위해 더블 펄스 테스트 회로를 사용한다. 그림 5는 더블 펄스 테스트 회로도를 나타낸다.
그림. 5. 더블 펄스 테스트 회로
Fig. 5. Double pulse test circuit
턴 온 지연과 턴 오프 지연을 원활히 관측하기 위해 큰 게이트 저항 값을 사용한다
(7).
그림 5에서 Rg는 게이트 저항을 의미한다.
그림 5의 더블 펄스 테스트 회로를 이용해 턴 온 지연과 턴 오프 지연을 측정하기 위해서 cascode GaN FET의 게이트에 2개의 펄스를 인가한다.
첫 번째 펄스의 폭은 Ids의 크기를 조절하는데 사용된다. 원하는 전류 크기를 첫 번째 펄스로 만든 후 두 번째 펄스에서 턴 온 지연과 턴 오프 지연을
측정한다. 턴 온 지연은 Vgs가 커지기 시작한 순간부터 Ids가 증가하기 시작하는 순간까지로 정의한다
(8). 또한 턴 오프 지연은 Vgs가 감소하기 시작한 순간부터 Vds가 증가하기 시작한 순간으로 정의한다
(9).
3. 고 전계 스트레스 후 특성
본 절에서는 그림 2의 고 전계 스트레스 인가 회로를 통해 cascode GaN FET에 스트레스를 가한 후 측정한 특성을 살펴본다. 앞에서 설명했듯이 본 논문에서 사용한
고 전계 스트레스는 2 종류이다. 양의 전압으로 스트레스를 가한 소자를 P DUT 1부터 P DUT 5로 명명했다. 또한 음의 전압으로 스트레스를
가한 소자를 N DUT 1부터 N DUT 5로 명명했다.
3.1 문턱 전압
그림 3의 문턱 전압 측정 회로를 이용해 고 전계 스트레스를 인가한 cascode GaN FET의 문턱 전압을 측정했다. 그림 6은 P DUT 1과 N DUT 2의 스트레스 시간에 따른 Ids가 1 mA 일 때 Vgs를 오실로스코프로 측정한 결과를 보여준다. 그림 6을 통해 양의 고 전계 스트레스와 음의 고 전계 스트레스가 cascode GaN FET의 문턱 전압을 감소시키는 것을 알 수 있다. 특히, 문턱 전압의
감소량은 양의 고 전계 스트레스에서 더 컸다.
그림. 6. Vgs 및 Ids 측정 결과 (a) 스트레스 시간 0 초의 P DUT 1 (b) 스트레스 시간 3600 초의 P DUT 1 (c) 스트레스
시간 0 초의 N DUT 1 (d) 스트레스 시간 3600초의 N DUT 1
Fig. 6. Measurement results of Vgs and Ids (a) P DUT 1 in stress time of 0 s (b) P
DUT 1 in stress time of 3600 s (c) N DUT 1 in stress time of 0 s (d) N DUT 1 in stress
time of 3600 s
그림. 7. 고 전계 스트레스 시간에 따른 문턱 전압 (a) 양의 고 전계 스트레스 (b) 음의 고 전계 스트레스
Fig. 7. Threshold voltage according to stress time (a) positive high electric field
stress (b) negative high electric field stress
그림 7은 고 전계 스트레스 시간에 따른 문턱 전압의 변화를 전리한 결과이다.
그림 7에서 Vth는 문턱 전압을 의미한다.
그림 7(a)는 양의 고 전계 스트레스 시간에 따른 문턱 전압의 변화를 보여준다.
그림 7(a)를 통해 cascode GaN FET의 문턱 전압이 900 초의 스트레스 시간에서는 급격히 감소했다가 이 후 소폭 증가하는 추세가 관측됐다. 한편
음의 고 전계 스트레스의 결과인
그림 7(b)에서는 스트레스 시간이 증가할수록 문턱 전압이 감소했지만 절대적인 감소량은 크지 않았다.
그림. 8. Vds 측정 결과 (a) 양의 고 전계 스트레스 전후 (b) 음의 고 전계 스트레스 전후
Fig. 8. Measurement results of Vds (a) before and after positive high electric field
stress (b) before and after negative high electric field stress
3.2 온 저항
그림 4의 온 저항 측정 회로를 통해 고 전계 스트레스 시간에 따른 온 저항의 변화를 관측했다. 그림 8은 P DUT 2와 N DUT 2의 고 전계 스트레스 전후의 Vds를 측정한 결과를 보여준다. 그림 8의 Vds는 Ids가 2 A 일 때의 값이다. 그림 8을 통해 양의 고 전계 스트레스에서는 Vds가 증가하지만 음의 고 전계 스트레스에서는 Vds가 감소하는 것을 알 수 있다.
그림. 9. 고 전계 스트레스 시간에 따른 온 저항 (a) 양의 고 전계 스트레스 (b) 음의 고 전계 스트레스
Fig. 9. Ron according to stress time (a) positive high electric field stress (b) negative
high electric field stress
그림 9는 고 전계 스트레스 시간에 따른 온 저항 값을 보여준다. 양의 고 전계 스트레스에서의 온 저항 결과인
그림 9(a)를 통해 양의 고 전계 스트레스에서 cascode GaN FET의 온 저항이 소폭 상승하는 경향이 있음을 알 수 있다. 또한
그림 9(b)를 통해 음의 고 전계 스트레스에서 cascode GaN FET의 온 저항이 스트레스 초반에는 소폭 증가하지만 그 후에는 감소하는 것을 확인할 수
있다.
3.3 턴 온 지연
그림 5의 더블 펄스 테스트 회로를 통해 고 전계 스트레스 시간에 따른 턴 온 지연 및 턴 오프 지연을 살펴봤다. 그림 10은 P DUT 4의 고 전계 스트레스 전후의 턴 온 파형을 보여준다.
그림. 10. P DUT 4의 양의 고 전계 스트레스 전후의 턴 온 파형 (a) 스트레스 전 (b) 3600 초의 스트레스 후
Fig. 10. Turn-on waveform of P DUT 4 before and after positive high electric field
stress (a) before stress (b) after 3600 s stress
그림 10에서 tdon는 턴 온 지연을 나타낸다.
그림 10의 (a)와 (b)는 각각 스트레스 전과 후의 턴 온 파형을 보여준다.
그림 10의 (a)와 (b)의 비교를 통해 P DUT 4의 턴 온 지연은 양의 고 전계 스트레스 시 422 ns에서 352 ns로 감소하는 것을 알 수 있다.
참고로 앞에서 언급했듯이 턴 온 파형을 쉽게 관측하기 위해 컨버터 제어를 위해 일반적으로 사용되는 게이트 저항보다 훨씬 큰 값(485 Ω)을 사용했다.
따라서 일반적인 턴 온 지연보다 훨씬 큰 값이 본 논문의 실험을 통해 관측되었다.
그림. 11. N DUT 1의 음의 고 전계 스트레스 전후의 턴 온 파형 (a) 스트레스 전 (b) 3600 초의 스트레스 후
Fig. 11. Turn-on waveform of N DUT 1 before and after negative high electric field
stress (a) before stress (b) after 3600 s stress
그림. 12. 고 전계 스트레스 시간에 따른 턴 온 지연 (a) 양의 고 전계 스트레스 (b) 음의 고 전계 스트레스
Fig. 12. Turn-on delay according to high electric field stress time (a) positive high
electric field stress (b) negative high electric field stress
그림 11은 N DUT 1의 음의 고 전계 스트레스 전후의 턴 온 파형을 보여준다.
그림 11(a)는 스트레스 전의 턴 온 파형이고
그림 11(b)는 3600 초의 음의 고 전계 스트레스 후의 턴 온 파형이다.
그림 11의 (a)와 (b)의 비교를 통해 음의 고 전계 스트레스 후 턴 온 지연이 441 ns에서 418 ns로 감소한 것을 알 수 있다.
그림 12는 고 전계 스트레스 시간에 따른 턴 온 지연을 정리한 결과이다. 그림 12(a)는 양의 고 전계 스트레스에 따른 턴 온 지연의 결과를 나타내고 그림 12(b)는 음의 고 전계 스트레스에 따른 턴 온 지연의 결과를 보여준다. 그림 12(a)를 통해 양의 고 전계 스트레스에서는 900 초의 스트레스에서는 턴 온 지연이 큰 폭으로 감소하고 그 후엔 소폭 증가하는 것을 알 수 있다. 또한
그림 12(b)를 통해 음의 고 전계 스트레스에서는 스트레스 시간이 증가할수록 턴 온 지연이 소폭 감소하는 것을 확인할 수 있다. 이러한 턴 온 지연의 경향은 그림 7의 고 전계 스트레스 시간에 따른 문턱 전압의 경향과 유사하다.
3.4 턴 오프 지연
그림 13은 P DUT 4의 고 전계 스트레스 전후의 턴 오프 파형을 보여준다. 그림 13(a)는 스트레스 전의 턴 오프 파형이고 그림 13(b)는 양의 고 전계 스트레스 후 턴 오프 파형이다. 그림 13에서 tdoff는 턴 오프 지연을 나타낸다. 그림 13의 (a)와 (b)의 비교를 통해 양의 고 전계 스트레스 후 턴 오프 지연이 470 ns에서 530 ns로 증가한 것을 알 수 있다.
그림. 13. P DUT 4의 양의 고 전계 스트레스 전후의 턴 오프 파형 (a) 스트레스 전 (b) 스트레스 후
Fig. 13. Turn-off waveform of P DUT 4 before and after positive high electric field
stress (a) before stress (b) after stress
그림. 14. N DUT 1의 음의 고 전계 스트레스 전후의 턴 오프 파형 (a) 스트레스 전 (b) 스트레스 후
Fig. 14. Turn-off waveform of N DUT 1 before and after negative high electric field
stress (a) before stress (b) after stress
그림 14은 N DUT 1의 고 전계 스트레스 전후의 턴 오프 파형을 보여준다.
그림 14(a)와 (b)는 각각 스트레스 전과 후의 턴 오프 파형을 의미한다.
그림 14의 (a)와 (b)의 비교를 통해 음의 고 전계 스트레스 후 턴 오프 지연이 490 ns에서 534 ns로 증가한 것을 알 수 있다.
그림 15는 고 전계 스트레스 시간에 따른 턴 오프 지연을 정리한 결과를 보여준다. 그림 15의 (a)는 양의 스트레스 결과를 나타내고 그림 15의 (b)는 음의 스트레스 결과를 보여준다. 그림 15(a)를 통해 턴 오프 지연의 경우 양의 고 전계 스트레스에서는 크게 증가했다가 점차 감소하는 결과를 가지는 것을 알 수 있다. 감소하는 경향을 가짐에도
불구하고 스트레스가 끝난 후 측정한 턴 오프 지연은 스트레스 전의 턴 오프 지연보다 컸다. 한편 음의 고 전계 스트레스에서는 턴 오프 지연이 소폭
증가한 것을 그림 15(b)를 통해 알 수 있다.
그림. 15. 고 전계 스트레스 시간에 따른 턴 오프 지연 (a) 양의 고 전계 스트레스 (b) 음의 고 전계 스트레스
Fig. 15. Turn-off delay according to high electric field stress time (a) positive
high electric field stress (b) negative high electric field stress
4. 결 론
본 논문에서는 고 전계 스트레스에서의 cascode GaN FET의 문턱 전압, 온 저항, 턴 온 지연, 그리고 턴 오프 지연의 특성 변화를 살펴봤다.
표 1은 고 전계 스트레스 전후의 특성 변화율을 정리한 결과이다. 참고로 표 1의 특성 변화율을 계산할 때, 스트레스가 끝난 후 측정한 결과와 스트레스 전의 결과를 사용했다. 표 1을 통해 알 수 있듯이 cascode GaN FET의 게이트에 양의 전압의 스트레스가 가해지면 문턱 전압과 턴 온 지연이 감소하고 온 저항과 턴 오프
지연은 증가한다. 이러한 결과는 양의 전압 스트레스 시 cascode GaN FET이 낮은 게이트 전압에서 켜질 가능성이 커지고 스위치의 전도 손실이
증가한다는 것을 의미한다. 또한 턴 온 지연이 감소하고 턴 오프 지연이 증가했기 때문에 cascode GaN FET으로 전압원 컨버터를 제작할 경우
양의 게이트 전압 스트레스에서 데드 타임이 증가할 수 있다. 한편 음의 게이트 전압 스트레스에서도 문턱 전압이 감소했기 때문에 낮은 게이트 전압에서
원치 않게 스위치가 켜질 가능성이 높아진다.
표 1. 고 전계 스트레스 전후의 특성 변화율 정리
Table 1. Summary of property change rate before and after high electric field stress
|
|
Vth
|
Ron
|
tdon
|
tdoff
|
|
양의 스트레스
|
-32 %
|
19 %
|
-16 %
|
12 %
|
|
음의 스트레스
|
-10 %
|
-28 %
|
-4 %
|
6 %
|
Acknowledgements
본 연구는 정부(과학기술정보통신부)의 재원으로 한국연구재단(2020R1A2C1013413)의 지원을 받아 수행된 연구로서, 관계부처에 감사드립니다.
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저자소개
Jae-Chang Kim received the B.S. degree in electrical and electronics engineering from
Chung-Ang University, Seoul, South Korea, in 2017, where he is currently pursuing
the combined M.S and Ph.D. degrees in electrical and electronics engineering.
His research interests include control and analysis for two-level, multilevel, and
matrix converters.
Sang-Shin Kwak received his Ph.D. degree in Electrical Engineering from Texas A&M
University, College Station, TX, USA, in 2005. From 2007 to 2010, he was an Assistant
Professor at Daegu University, Gyeongsan, Korea.
Since 2010, he has been working at Chung-Ang University, Seoul, Korea, where he is
presently a Professor.
His current research interests include the design, modeling, control, and analysis
of power converters for electric vehicles and renewable energy systems as well as
the prognosis and fault tolerant control of power electronics systems.