박수민
(Sumin Park)
1iD
김상엽
(Sangyeob Kim)
1iD
백두산
(Dusan Beak)
1iD
윤효원
(Hyowon Yoon)
1iD
강규혁
(Gyuhyeok Kang)
2iD
하민우
(Min-Woo Ha)
3iD
석오균
(Ogyun Seok)
†iD
-
(Department of Electrical and Electronic Engineering, Pusan National University, Republic
of Korea.)
-
(Department of Semiconductor Systems Engineering, Kumoh National Institute of Technology,
Republic of Korea.)
-
(Department of Electrical Engineering, Myongji University, Republic of Korea.)
Copyright © The Korea Institute for Structural Maintenance and Inspection
Key words
Silicon Carbide (SiC), High voltage, Super junction, Deep level trap, Breakdown voltage, Charge balance, Electric filed concentration, TCAD simulation
1. 서 론
Silicon Carbide (SiC)는 넓은 밴드갭과 높은 임계 전계 등 우수한 물성을 기반으로, 기존 Silicon (Si) 대비 낮은 온저항과
높은 항복전압을 구현할 수 있어 차세대 반도체 소재로 주목받고 있다[1-4]. 특히 동일 정격전압의 디바이스에서 약 10배 얇은 드리프트 층을 사용할 수 있어 전력 손실을 크게 줄일 수 있는 장점이 있다. 이러한 특성 덕분에
1.2 kV SiC 전력반도체는 이미 산업 현장에서 널리 활용된다. 하지만 4.5 kV 이상의 디바이스 설계 시에는 높은 전압을 견디기 위해 두껍고
낮은 농도의 드리프트 층을 사용하며, 이로 인해 온저항이 급격히 상승하는 문제가 있다[5]. 즉, 디바이스의 정격전압이 높아질수록 드리프트 층이 전체 온저항에서 차지하는 비중이 커지므로, 두꺼운 드리프트 층은 디바이스의 성능을 결정하는
주요 한계 요소로 작용한다.
이러한 고전압 디바이스의 한계를 극복하기 위해 수퍼정션 구조가 제안되었다. 수퍼정션 구조는 교차로 배치된 P형과 N형 필러의 상호 간 전하보상 원리를
활용하여 온저항을 획기적으로 감소시키면서도 높은 항복전압을 유지할 수 있다. 하지만 P형 필러를 형성하기 위해서는 반복적인 이온주입과 에피택셜 층
재성장 공정이 필요하며[6,7], 공정 과정에서 다수의 결함과 깊은 준위 트랩이 형성된다[8]. 드리프트 층의 높은 결함 밀도는 디바이스의 캐리어 수명을 단축하고 전계분포를 변화하여 전기적 특성 저하를 유발할 수 있으므로, 이에 대한 메커니즘
분석 연구가 필요하다.
본 논문에서는 드리프트 영역 내 깊은 준위 트랩이 4.5 kV 수퍼정션 다이오드의 항복전압의 저하를 유발한다는 것을 시뮬레이션을 통해 확인하였다.
깊은 준위 트랩으로 인한 항복전압 저하 메커니즘을 분석하기 위해 트랩의 동작을 중심으로 수치적인 시뮬레이션을 진행하였으며, 이를 통해 깊은 준위 트랩이
항복전압 저하에 미치는 영향성을 제시한다. 본 연구는 SiC 수퍼정션 디바이스에서의 깊은 준의 트랩의 영향성을 고려한 설계의 필요성을 강조하며, 향후
디바이스의 설계 및 최적화 연구를 위한 기초 자료로 활용될 수 있다.
2. 시뮬레이션 방법
Synopsys 사의 Sentaurus TCAD를 활용하여 4.5 kV SiC 수퍼정션 다이오드의 역방향 특성을 시뮬레이션하였다. 시뮬레이션에서는
4H-SiC의 기본 물성을 반영하였으며, 밴드갭 내의 깊은 준위 트랩에 의한 전하 포획 및 방출을 모사하기 위해 Shockley-Read-Hall
모델을 적용하였다. 한편, 불완전 이온화와 관련된 모델은 수퍼정션 다이오드의 순방향 특성에는 영향을 미칠 수 있으나, 역방향 특성에는 크게 기여하지
않는다고 보고되어[9], 트랩의 영향성을 명확히 분석하기 위해 해당 모델을 제외하였다.
그림 1은 SiC 수퍼정션 다이오드의 단면도를 나타낸다. N+ 기판 위에 P/N 필러의 배열로 이루어진 드리프트 층과 상부 P+ 영역으로 구성되며, N+
기판과 P+ 영역은 각각 캐소드와 애노드 역할을 한다. 각 필러는 설계 변수의 영향을 최소화하고 깊은 준위 트랩의 영향을 명확히 분석하기 위해 에피택셜
성장 방식을 활용하여 단순한 구조로 설계하였다. 표 1에는 다이오드의 주요 설계 사양이 요약되어 있으며, 정격전압의 20%의 여유를 두어 5.4 kV의 항복전압을 목표로 설계하였다.
시뮬레이션 조건은 표 2에서 요약하였다. 항복전압 시뮬레이션을 위해 역방향 바이어스를 10 kV까지 가변하였으며, 트랩의 온도 의존성을 분석하기 위해 동작 온도는 200–500
K범위에서 변화하였다. 트랩 농도가 증가함에 따른 항복전압 변화의 경향성을 분석하기 위해 1×1013–1×1016 cm-3 농도 범위에서 시뮬레이션을 진행하였다. 또한, N형 SiC에서 보고된 깊은 준위 트랩을 기반으로 트랩의 준위를 0.68, 0.93, 1.55 eV로
설정하였다.
그림 1. 4.5 kV SiC 수퍼정션 다이오드의 단면도
Fig. 1. Cross-sectional views of 4.5 kV SiC super junction diode
표 1 4.5 kV SiC 수퍼정션 다이오드의 설계 사양
Table 1 Design specifications of a 4.5 kV SiC super junction diode
Specification
|
Value
|
Cell pitch [um]
|
3.0
|
Pillar depth [um]
|
30.0
|
Pillar width [um]
|
1.5
|
Pillar concentration [cm-3]
|
3.0×1016
|
표 2 4.5 kV SiC 수퍼정션 다이오드의 항복전압 시뮬레이션 조건
Table 2 Breakdown voltage simulation conditions of a 4.5 kV SiC super junction diode
Simulation condition
|
Value
|
Bias sweep [kV]
|
0×10
|
Operating temperature [K]
|
200–500
|
Trap concentration [cm-3]
|
1×1013 – 1×1016
|
Trap level [eV]
|
0.68, 0.93, 1.55
|
3. 시뮬레이션 결과 분석
그림 2는 트랩 농도가 1×1013 cm-3에서 1×1016 cm-3까지 변화할 때 SiC 수퍼정션 다이오드의 항복전압을 비교한 결과를 나타낸다. 온도는 300 K, 트랩 준위는 0.93 eV로 설정하였다. 트랩 농도가
증가함에 따라 항복전압이 점진적으로 감소하며, 특히 트랩 농도가 3×1015 cm-3 이상일 때는 항복전압이 정격전압보다 낮게 나타났다. 이후 트랩 농도가 증가함에 따라 항복전압이 급격히 감소하는 경향을 보이며, 5×1015 cm-3인 경우에는 항복전압이 트랩이 존재하지 않는 이상적인 구조 대비 30% 이상, 1×1016 cm-3인 경우에는 58% 이상 감소하는 것으로 확인되었다. 트랩 농도가 비교적 낮은 1×1015 cm-3일 때는 정격전압보다는 높은 항복전압을 유지하지만, 전압 마진이 300 V 정도 감소하여 소자의 안정 동작 범위를 제한할 수 있다.
이러한 항복전압 저하 현상은 P/N 필러 간 전하 균형과 밀접한 관련이 있다. 이상적인 수퍼정션 구조에서는 P/N 필러 간 전하가 균형을 이루어 높은
항복전압을 달성한다. 그러나 트랩이 존재하는 경우에는 트랩이 캐리어를 포획함으로써 필러 내 유효 도핑농도가 변화하고, 이로 인해 전하 불균형이 유발된다.
그림 2. 4.5 kV 수퍼정션 다이오드의 트랩의 농도 변화에 따른 항복전압 특성
Fig. 2. Breakdown voltage characteristics of a 4.5 kV super junction diode with trap
concentration
트랩으로 인한 유효 도핑농도 변화를 정량적으로 분석하기 위해 그림 3에서는 바이어스가 인가되지 않은 상태에서 각 트랩 농도에 따른 N형 필러의 공핍 폭을 비교하였다. 일반적으로 공핍 폭은 도핑농도의 제곱근에 반비례하므로
도핑농도가 증가하면 공핍 폭이 감소하고, 도핑농도가 감소하면 공핍 폭이 증가한다. 그림 3에서는 트랩 농도가 증가함에 따라 공핍 폭이 감소하는 경향이 나타났으며, 이는 트랩으로 인해 N형 필러의 유효 도핑농도가 감소하였음을 시사한다.
동작 온도가 300 K이고 트랩 준위가 0.93 eV로 설정된 경우, 트랩은 전자를 포획하는 Acceptor-like 트랩으로 작동할 수 있다. 즉,
트랩에 전자가 채워지면 트랩은 음전하 상태가 되고, 채워진 트랩의 수만큼 자유전자가 줄어들어 N형 필러 내 유효 도핑농도가 낮아지는 효과가 나타난다.
이러한 변화는 P/N 필러 간 전하 불균형을 유발하며, 전하 불균형은 곧 전계분포 변화로 이어진다.
그림 3. 트랩 농도별 N형 필러의 공핍 폭 비교
Fig. 3. Comparison of the depletion width in N pillar at various trap concentrations
전하 불균형으로 인한 영향을 분석하기 위해 그림 4에서는 트랩 농도에 따른 전계분포 그래프를 나타냈다. 전계분포는 항복 현상이 발생한 P형 필러와 캐소드의 접합 지점을 기준으로 하여, 해당 지점에서
애노드 방향으로 나타낸 것이다. 트랩이 존재하지 않는 이상적인 구조에서는 P/N 필러 간 전하 균형이 유지되어 전 영역에 걸쳐 전계가 균일하게 인가된다.
그러나 트랩이 존재하는 경우에는 유효 도핑농도가 낮은 N형 필러의 공핍 폭이 P형 필러의 공핍 폭보다 넓어져 공핍 영역이 비대칭적으로 형성된다. 이로
인해 상대적으로 유효 도핑농도가 높은 P형 필러의 애노드 부근에 낮은 전계가 인가된다. 반면, P형 필러와 캐소드의 고농도 접합부에서는 전계가 집중되기
때문에 P형 필러 내 수직 전계분포의 기울기가 더욱 가파르게 형성된다. 이러한 현상은 트랩의 농도가 높아질수록 심화되어 전계가 집중되는 결과를 불러온다.
그림 4. 트랩 농도에 따른 전계분포 그래프
Fig. 4. Electric field distribution for trap concentration
그림 5는 트랩의 조건별 전계분포 변화에 대한 시뮬레이션 데이터를 보여준다. 많은 수의 트랩이 존재할수록 캐소드 영역과 접하는 부분에 전계가 집중되며, 애노드에는
낮은 전계가 인가됨을 확인할 수 있다. 전계분포의 기울기가 가팔라질수록 특정 지점에서 임계 전계에 먼저 도달하여 낮은 전압에서 항복 현상이 일어나게
된다. 결국, 트랩 농도가 증가할수록 항복전압이 낮아지는 결과가 도출된다.
그림 5. (a) 트랩이 없는 이상적인 구조와 트랩 농도가 (b) 1×1015, (c) 5×1015, (d) 1×1016 cm-3 인 경우의 전계분포 변화
Fig. 5. Electric field distribution for (a) the ideal structure without traps, and
for structures with trap concentrations of (b) 1×1015, (c) 5×1015, (d) 1×1016 cm-3
한편, 트랩 농도뿐만 아니라 트랩이 밴드갭 내 어느 위치에 존재하는지, 얼마나 충분한 열에너지가 제공되는지에 따라 트랩의 동작이 달라질 수 있다.
그림 6는 동작 온도가 200 K, 300 K, 400 K인 경우 트랩 농도별 항복전압 변화를 보여준다. 먼저 동작 온도가 200 K인 경우, 모든 범위의
트랩 준위에서 트랩 농도 증가에 따른 항복전압 저하가 발생하였다. 동작 온도가 낮은 경우에는 전자의 열적 방출이 제한적이므로 전하 불균형이 심화된다.
동작 온도가 300 K인 경우, 가장 얕은 준위인 0.68 eV에서 항복전압이 회복되는 경향을 보였다. 이는 동작 온도 증가에 따라 열적 방출이 활성화되고,
이로 인해 N형 필러의 유효 도핑농도가 원래대로 회복되면서 전하 불균형이 완화되었기 때문이다. 상대적으로 깊은 준위인 0.93 eV와 1.55 eV에서는
전자의 열적 방출이 일어나지 않아 항복전압이 회복되지 않았다. 동작 온도가 400 K인 경우에는 0.68 eV에 이어 0.93 eV에서도 항복전압이
회복되었고, 1.55 eV 조건에서는 여전히 항복전압 저하가 관찰된다.
그림 6. 동작 온도가 (a) 200 K, (b) 300 K, (c) 400 K인 경우의 트랩 농도에 따른 항복전압 변화
Fig. 6. Change of breakdown voltage with trap concentration at operating temperatures
of (a) 200 K, (b) 300 K, and (c) 400 K
트랩으로 인한 항복전압 저하는 여러 물리적 요인에 의해 결정된다. 트랩 준위가 밴드갭의 중앙에 가까워질수록, 동작 온도가 낮아질수록 전자의 열적 방출이
어려워지며, 이는 트랩 농도가 높을수록 항복전압에 더 큰 영향을 미치게 된다. 그림 7은 동작 온도별 전체 트랩 농도 대비 전자가 포획된 트랩의 농도의 비율을 나타낸다. 트랩 점유율이 1에 가까울수록 거의 모든 트랩에 전자가 포획되어있는
상태를 의미하며, 0에 가까울수록 전자가 충분한 열에너지를 공급받아 방출된 상태를 의미한다.
그림 7. 동작 온도에 따른 전체 트랩 농도 대비 전자 포획 트랩의 농도 비율
Fig. 7. Change in the ratio of occupied trap concentration to total trap concentration
with operating temperature
트랩 준위가 0.68 eV인 경우에는 200 K의 낮은 온도에서는 점유율이 1에 가까운 수치를 가져 전자 방출이 거의 일어나지 않았고, 온도가 증가하여
300 K에 도달하면 전자가 점차 방출되어 점유율이 0에 가까워진다. 트랩 준위가 0.93 eV인 경우, 350 K부터 전자 방출이 시작되어 400
K에서 거의 모든 전자가 방출된다. 반면 가장 깊은 준위인 1.55 eV에서는 모든 동작 온도 범위에 걸쳐 점유율이 1을 유지하였다. 이는 1.55
eV의 깊은 준위에 포획된 전자가 충분한 열에너지를 공급받지 못해 방출되지 않았음을 의미한다. 트랩 점유율에 대한 경향성은 그림 6에서 제시된 동작 온도에 따른 각 트랩 준위별 항복전압 변화의 경향성과 일치한다. 이는 수퍼정션 구조에서 깊은 준위 트랩으로 인한 항복전압 변화가
결국 전자가 포획된 트랩의 농도에 의해 결정됨을 시사한다.
4. 결 론
본 논문에서는 4.5 kV SiC 수퍼정션 다이오드에서 깊은 준위 트랩이 항복전압에 미치는 영향을 시뮬레이션을 통해 분석하였다. Acceptor-like
trap으로 동작하는 깊은 준위 트랩은 N형 필러의 유효 도핑농도를 변화시키고, P/N 필러 간 전하 불균형을 유발하여 항복전압이 감소한다. 트랩의
준위와 동작 온도는 전자의 열적 방출을 결정하는 요소이며, 트랩의 준위가 깊고 동작 온도가 낮을수록 전자의 방출이 어려워져 항복전압 특성에 악영향을
미친다. 이에 대한 정량적 분석을 위하여 전체 트랩 농도 대비 전자가 포획된 트랩의 농도의 비율을 나타내는 점유율을 정의하였다. 동작 온도에 따른
점유율의 변화는 각 트랩 준위별 동작 온도에 대한 항복전압 변화의 경향성과 부합하였다. 이는 항복전압에 영향을 미치는 세 가지 요인이 상호 작용하며
전자가 포획된 트랩의 농도를 결정하고, 이에 따라 항복전압이 변화한다는 것을 의미한다.
Acknowledgements
이 과제는 부산대학교 기본연구지원사업(2년)에 의하여 연구되었음
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저자소개
2025-Present : Combined M.S. and Ph.D. student, Pusan National University
2024-2025 : Researcher, Pusan National University
2020-2024 : B.S. degree, Kumoh National Institute of Technology
E-mai l: smpark@pusan.ac.kr
2025-Present : Ph.D. student, Pusan National University
2017-2025 : M.S. and B.S. degrees, Kumoh National Institute of Technology
E-mail: syk@kumoh.ac.kr
2025-Present : M.S. student, Pusan National University
2024-2025 : Researcher, Pusan National University
2018-2024 : B.S. degree, Kumoh National Institute of Technology
E-mail : dsbaek@pusan.ac.kr
2025-Present : Ph.D. student, Pusan National University
2024-2025 : Researcher, Pusan National University
2018-2024 : B.S. and M.S. degrees, Kumoh National Institute of Technology
E-mail : hwyoon@pusan.ac.kr
2023-Present : M.S. degree candidate, Kumoh National Institute of Technology
2019-2023 : B.S. degree, Kumoh National Institute of Technology
E-mail : ghkang@kumoh.ac.kr
2014-Present : Professor, Myongi University
2013: Research Scientist, The University of Texas at Dallas, Richardson
2009-2013 : Senior Researcher, Korea Electronics Technology Institute
2007-2009 : Senior Researcher, System LSI, Samsung Electronics
2001-2007 : Ph.D. degree, Seoul National University
E-mail : isobar@mju.ac.kr
2024-Present : Assistant Professor, Pusan National University
2020-2024 : Assistant Professor, Kumoh National Institute of Technology
2014-2020 : Senior Researcher, Korea Electrotechnology Research Institute
2013-2014 : Postdoctoral Research Associate, University of Illinois at Urbana-Champaign
2008-2013 : M.S. and Ph.D. degrees, Seoul National University
2004-2008 : B.S. degree, Kookmin University
E-mail : ogseok@pusan.ac.kr