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The Transactions of the Korean Institute of Electrical Engineers

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The Transactions of the Korean Institute of Electrical Engineers

KIEE Vol. 73, No. 08, p.1339-1343

ISSN (print) :

1975-8359

ISSN (online) :

2287-4364

Received : 07 May 2024Revised : 05 Jun 2024Accepted : 23 Jun 2024

DOI :

https://doi.org/10.5370/KIEE.2024.73.8.1339

낮은 온저항을 위한 1.2 kV 급 SiC double trench MOSFETs의 전류 확산층 농도 최적화 설계

Design of 1.2 kV SiC Double Trench MOSFETs for a Low On-Resistance Through Optimized Current Spreading Layer Concentration

김진훈 (Jinhun Kim) ¹iD 윤효원 (Hyowon Yoon) ¹iD 박영은 (Yeongeun Park) ¹iD 김상엽 (Sangyeob Kim) ¹iD 강규혁 (Gyuhyeok Kang) ¹iD 백두산 (Dusan Baek) ¹iD 박수민 (Sumin Park) ²iD 석오균 (Ogyun Seok) ^†iD

(Dept. of Semiconductor System Engineering, Kumoh National Institute of Technology, Korea)
(Semiconductor Research Institute, Kumoh National Institute of Technology, Korea)

^†Corresponding Author : School of Electronic Engineering, Kumoh National Institute of Technology, Korea E-mail: ogseok@kumoh.ac.kr

License :

This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License (http://creativecommons.org/licenses/by-nc/3.0)which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited.

Translated Abstract

SiC double trench MOSFETs have the advantage of generating a deep P+ layers through the trench source, effectively mitigating electric field crowding at the bottom edge of the gate oxide. However, the depletion region induced by the deep P+ layers narrows the current path between the gate and P+ , resulting in an increase in the on-resistance. In this study, we addressed this problem by introducing CSLs through ion implantation in the 1.2 kV SiC double trench MOSFETs. CSL concentration optimization resulted in a 3.92 % decrease in on-resistance and a 3.19 % increase in the figure of merit. Therefore, the SiC double trench MOSFET with optimized CSL concentration has improved on-resistance characteristics and figure of merit compared to the conventional structure.

Key words

Neural Network, SiC, double trench MOSFET, CSL, electric field crowding, depletion

1. 서 론

탄화규소 (SiC)는 실리콘 대비 넓은 밴드갭을 가지므로 고전압 전력 시스템에 적합하다^[1]. 또한 고온에서도 안정적으로 동작할 수 있어 전력반도체 소재로 관심이 높아지고 있다. SiC trench MOSFET은 채널이 수직으로 형성되므로 JFET 영역이 없어 SiC planar MOSFET에 비해 낮은 온저항을 가지고, 더 작은 칩 면적을 가지도록 설계할 수 있다^[2]. 따라서 SiC trench MOSFET은 전기자동차나 선박, 항공 등 분야에서 고효율 전력 변환 장치로 사용된다^[3~^5].

SiC trench MOSFET은 낮은 온저항을 가진다는 구조적 이점이 있지만, 차단 모드에서 게이트 산화막 하부 모서리에 전계가 집중되어 산화막의 영구적인 파괴를 발생시킨다는 단점이 있다^[6~^8]. 이러한 전계 집중 문제를 완화하기 위해서는 게이트 산화막 하단 모서리의 전계를 분산할 수 있는 구조가 필요하다^[9~^12]. 따라서 SiC trench MOSFET의 단점을 보완하기 위한 Bottom protection pⲻwell (BPW), Asymmetric trench 구조, Double trench 구조 등의 연구가 진행되고 있다^[13~^18].

SiC double trench MOSFET은 source trench 구조를 통해 P+를 깊게 형성하여 게이트 산화막 하부 모서리의 전계 집중을 완화할 수 있다. 하지만 P+가 만들어 내는 공핍영역으로 인해 JFET 저항이 발생하여 온저항이 증가하는 단점이 있다^[19]. 온저항 증가를 억제하기 위해 일반적으로 SiC double trench MOSFET은 드리프트 층 보다 농도가 높은 current spreading layer (CSL)을 가지도록 설계된다^[20]. 기존 CSL 층은 에피택셜 성장을 통해 형성되기 때문에 CSL의 농도에 따라 Pⲻbase의 농도가 변하여 문턱전압에 영향을 준다. 본 논문에서는 CSL 농도변화에 따른 Pⲻbase 농도변화를 줄이기 위해 Nⲻtype 이온주입을 통하여 채널이 형성되는 영역에는 농도 변화가 없도록 CSL 층을 형성하였다. SiC double trench MOSFET의 CSL 농도를 변화시키며 온저항, 항복전압 등의 전기적 특성을 분석하여 높은 성능지수를 가지는 최적의 CSL 농도를 도출하였다.

2. 시뮬레이션 방법 및 제안 구조

Sentaurus TCAD 시뮬레이션을 통해 기본 1.2 kV 급 SiC double trench MOSFET을 구현하였다. CSL을 포함하는 SiC double trench MOSFET은 기본 구조의 공정 과정에서 CSL 형성을 위한 이온주입 공정을 추가하여 설계하였다. 그림 1은 SiC double trench MOSFET 구조를 나타낸다. 셀 너비는 5 μm 드리프트 층의 농도와 두께는 각각 6 × 1015 cm^-3, 12 μm이며, Pⲻbase와 N+, P+의 최대 농도는 각각 4.82 × 1017 cm^-3, 1.12 × 1019 cm^-3, 1.09 × 1020 cm^-3이다.

그림 1. SiC double trench MOSFET 구조

Fig. 1. SiC double trench MOSFET structure

표 1에서 SiC double trench MOSFET의 치수와 변수를 나타내었다. source trench width (WST)의 변수는 0.6 μm, 0.7 μm으로 설정하였으며 gate와 source의 trench 깊이는 모두 1 μm이다. CSL 농도는 1.0 × 1016 cm^-3에서부터 9.0 × 1016 cm^-3까지 2.0 × 1016 cm^-3씩 증가시켜 변수를 설정하였다.

표 1 1.2 kV 급 SiC double trench MOSFET의 치수와 변수

Table 1 Dimensions and parameters of 1.2 kV SiC double trench MOSFET

Parameter	Value
Cell pitch [μm]	5
Drift concentration [cm^‑3]	6 × 10¹⁵
Drift thickness [μm]	12
Channel length [μm]	0.33
W_ST [μm]	0.6, 0.7
Trench depth [μm]	1.0
CSL concentration [cm^‑3]	1.0 × 10¹⁶, 3.0 × 10¹⁶, 5.0 × 10¹⁶, 7.0 × 10¹⁶, 9.0 × 10¹⁶

SiC double trench MOSFET의 CSL 농도를 변화시키며 전기적 특성과 성능지수를 확인하였다. 각 구조의 성능지수는 BV2 / Ron,sp을 통해 추출하여 높은 성능지수와 낮은 문턱전압 변화율을 가지는 1.2 kV 급 SiC double trench MOSFET의 CSL 농도를 결정하였다.

3. 시뮬레이션 결과

그림 2에서 1.2 kV 급 SiC double trench MOSFET의 WST에 따른 항복전압과 전계 분포를 통해 역방향 특성을 분석하였다. 그림 2의 (a)와 (b)는 각각 WST = 0.7 μm, WST = 0.6 μm를 가지는 1.2 kV SiC double trench MOSFET를 VDS = 1200 V에서의 전계 분포를 보여주는 그림이다.

SiC double trench MOSFET에서 전계는 게이트 하부 모서리에 높게 집중되었으며, WST가 증가함에 따라 게이트 산화막 하부 모서리의 전계가 감소하는 것을 확인할 수 있다. 그림 2에서 항복전압은 (a)에서 1517 V, (b)에서 1483 V로 추출되었다. 이는 source trench 구조로 깊게 이온 주입된 P+이 형성하는 공핍영역이 게이트 산화막 하부 모서리에 가까워지면서 모서리에 집중되는 전계를 분산시켜 항복 특성이 향상되기 때문이다.

그림 2. WST = (a) 0.7 μm, (b) 0.6 μm을 가지는 1.2 kV SiC double trench MOSFET의 VDS = 1200 V에서의 전계분포

Fig. 2. Electric field distributions at VDS = 1200 V for a 1.2 kV SiC double trench MOSFET with WST = (a) 0.7 μm and (b) 0.6 μm

CSL을 포함하는 1.2 kV 급 SiC double trench MOSFET의 CSL 농도를 증가시키며 문턱전압과 항복전압, 온저항을 추출하고 소자의 성능을 분석하였다. 그림 3은 CSL 농도에 따른 항복전압 변화를 나타내고, CSL 농도가 9 × 1016 cm^-3에서 항복전압이 급격히 감소하는 경향을 보인다. 이는 P+측면과 접합된 CSL 농도가 증가하면서 전계가 크게 인가되고, 애벌런치 항복전압이 발생하여 전자 정공 쌍이 생성된다. 따라서 CSL 농도가 높을 때 항복전압이 낮아진다. WST가 0.7 μm인 경우, 모든 CSL 농도에서 항복전압이 WST가 0.6 μm인 경우보다 높다. 이는 P+이 형성하는 공핍영역이 게이트 모서리 하단에 가까워지며 전계를 효과적으로 완화하기 때문이다.

그림 4는 CSL 농도에 따른 온저항 변화를 나타내었다. WST가 0.7 μm, 0.6 μm 각각 CSL 농도가 증가하면 온저항이 감소하는 경향을 보인다. 이는 CSL 농도가 증가함에 따라 P+이 형성하는 공핍영역이 줄어들어 게이트 산화막 측면과 공핍영역 사이에 전류가 흐를 수 있는 경로가 넓어지므로 온저항이 낮아진다.

그림 3. CSL 농도에 따른 항복전압 특성

Fig. 3. The breakdown voltage characteristics according to CSL concentration

그림 4. CSL 농도에 따른 온저항 특성

Fig. 4. The on-resistance characteristics according to CSL concentration

그림 5는 CSL 농도에 따른 문턱전압과 성능지수를 비교한 그래프이다. CSL 농도가 증가함에 따라 문턱전압이 낮아지고, CSL 농도가 7 × 1016 cm^-3부터는 문턱전압이 큰 폭으로 감소하는 것을 확인할 수 있다. 이는 CSL 농도가 증가하면 Pⲻbase의 농도가 낮아지므로 문턱전압이 감소하기 때문이다.

성능지수는 WST가 0.6 μm일 때 CSL 농도가 증가하면서 성능지수도 높아지고, CSL 농도가 5 × 1016 cm^-3인 경우에 높은 성능지수를 가진다. 이후 CSL 농도가 증가로 인한 P+이 형성하는 공핍영역이 감소하며 게이트 산화막 하부 모서리에 전계가 집중되어 항복전압이 낮아진다. 이로 인해 성능지수도 감소하는 것을 확인할 수 있다. WST가 0.7 μm인 경우에서는 CSL 농도가 7 × 1016 cm^-3일 때 가장 높은 성능지수를 보인다. 문턱전압과 성능지수을 종합적으로 비교하여 분석한 결과, WST가 0.7 μm이고 CSL 농도가 5 × 1016 cm^-3인 경우가 최적의 값임을 확인할 수 있다.

표 2에서 CSL 유무에 따른 SiC double trench MOSFET의 전기적 특성을 비교하였다. CSL이 포함된 구조에서 최적의 CSL 농도는 5 × 1016 cm^-3이며, 기본 구조는 CSL이 없으므로 드리프트 층의 농도와 동일하다. 항복전압은 0.46 %로 소폭 감소하지만, 온저항은 3.92 % 감소하고 성능지수는 3.19 % 증가하였다. 이를 통해 최적화된 CSL 농도가 있는 경우, 기존 구조보다 성능이 향상되는 것을 확인할 수 있다.

그림 5. CSL 농도에 따른 문턱전압 및 성능지수

Fig. 5. The threshold voltage and figure of merit according to CSL concentration

표 2 CSL 유무에 따른 SiC double trench MOSFET의 전기적 특성 비교

Table 2 Comparison of electrical characteristics of SiC double trench MOSFET with and without CSL

	CSL 유무		증감률
	×	○	증감률
항복전압 [V]	1517	1510	‑ 0.46 %
온저항 [mΩ-cm²]	4.08	3.92	‑ 3.92 %
문턱전압 [V]	4.33	4.18	‑ 4.36 %
성능지수 [GW/cm²]	0.564	0.582	+ 3.19 %

그림 6은 CSL 유무에 따른 전류밀도 특성을 보여준다. 최적화된 CSL 농도를 가진 구조에서 P+ 측면에 형성된 공핍영역이 작기 때문에 게이트 산화막 측면과 공핍영역 사이의 전류가 흐를 수 있는 간격이 CSL이 없는 기본 구조보다 넓다. 따라서 최적화된 CSL 농도를 가진 구조는 CSL이 없는 기본 구조보다 온저항이 감소할 수 있다.

그림 6. (a) CSL이 없는 기본 구조와 (b) 최적화된 CSL을 가지는 구조의 전류밀도 비교

Fig. 6. Comparison of current density between (a) the conventional structure without CSL and (b) the structure with optimized CSL

4. 결 론

본 논문에서는 Sentaurus TCAD 시뮬레이션을 통해 1.2 kV 급 SiC double trench MOSFET을 설계하고, WST와 CSL 농도에 따른 전기적 특성을 비교하였다. WST가 증가할수록 게이트 산화막 하부 모서리에 인가되는 최대 전계는 감소하고 항복전압이 증가한다. CSL 농도가 증가함에 따라 항복전압과 온저항이 감소하며, CSL 농도가 7 × 1016 cm^-3부터는 기존 대비 문턱전압이 크게 감소한다. 최적의 CSL 농도인 5 × 1016 cm^-3에서 성능지수 값은 0.582 GW/cm²이며 CSL이 없는 기본 구조보다 성능이 3.19 % 향상됨을 확인하였다.

Acknowledgements

본 연구결과물은 국립금오공과대학교 대학 연구과제비(2022~2023)로 지원되었음

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